-
公开(公告)号：KR102236098B1
公开(公告)日：2021-04-05
申请号：KR1020150023516A
申请日：2015-02-16
Applicant: 삼성전기주식회사
Abstract: 본 발명은, 용량부에 비해 소폭의 리드부를 갖는 내부 전극을 포함하며, 유전체층의 마진(margin)부 중 상기 리드부와 폭 방향으로 대응되는 위치에 상기 내부 전극과 이격되게 더미 전극이 배치되는 적층 세라믹 전자 부품을 제공한다.
-
2.发明专利
公开(公告)号：KR102222606B1
公开(公告)日：2021-03-05
申请号：KR1020150188191A
申请日：2015-12-29
Applicant: 삼성전기주식회사
Abstract: 본 개시는 유전체 조성물 및 이를 포함하는 적층 세라믹 커패시터에 관한 것으로, 본 개시에 따른 유전체 조성물은 모재 주성분 및 부성분을 포함하며, 모재 주성분은 ABO
3 (A는 Ba, Ca 및 Sr 중 적어도 하나이고 B는 Ti, Zr 및 Hf 중 적어도 하나임)로 표시되며, 부성분은 상기 모재 주성분 100 몰에 대하여, Dy 및 Tb 중 적어도 하나를 포함하는 산화물인 0.5 내지 2.0 몰의 제1 부성분을 포함하는 것을 특징으로 한다.-
-
公开(公告)号：KR1020160036388A
公开(公告)日：2016-04-04
申请号：KR1020140128574
申请日：2014-09-25
Applicant: 삼성전기주식회사 , 성균관대학교산학협력단
CPC classification number: C04B35/47 , B32B18/00 , C04B35/4682 , C04B35/6261 , C04B35/62675 , C04B35/62685 , C04B2235/3206 , C04B2235/3213 , C04B2235/3215 , C04B2235/3236 , C04B2235/3239 , C04B2235/3244 , C04B2235/3267 , C04B2235/3298 , C04B2235/3418 , C04B2235/36 , C04B2235/5445 , C04B2235/6025 , C04B2235/6582 , C04B2235/6588 , C04B2235/662 , C04B2237/346 , C04B2237/68 , C04B2237/704 , H01B3/12 , H01C7/003 , H01C7/115 , H01C7/18 , H01C17/06533 , H01G4/1227 , H01G4/30
Abstract: 본발명은유전체자기조성물, 이의제조방법및이를적용한전자소자에관한것이다. 본발명에따르면, 니켈내부전극을사용할수 있고, 환원분위기에서소성이가능하며 1000 이상의높은유전율을유지하면서도직류전압특성및 신뢰성이우수한상유전체특성에가까운유전체자기조성물이제공될수 있다. 본발명의조성물은높은직류전압이인가되는사용환경에서높은유효용량을발생시킬수 있으며, ESD(Electrostatic discharge) 충격에강하며, 음향상의노이즈(acoustic noise)가적은전자소자를제작하는데활용될수 있다.
Abstract translation: 电介质陶瓷组合物及其制造方法技术领域本发明涉及电介质陶瓷组合物及其制造方法以及使用其的多层陶瓷电容器。 根据本发明的电介质陶瓷组合物包括：主成分xBrTiO3-ySrTiO3-zBi（Mg0.5Ti0.5）O3（摩尔百分比：x + y + z = 1，0.5 <= x <= 0.99,0.03 = y <= 0.49,0.01 <= z <= 0.1）; 包含选自Mn，V，Cr，Fe，Ni，Co，Cu和Zn中的元素的第一子元素; 以及SiO 2的第二子元件或包含SiO 2的玻璃形成材料。 根据本发明，可以提供接近具有优异的直流电压特性和可靠性的对电特性的电介质陶瓷组合物，而可以使用镍内部电极，在还原气氛中可塑性，并且介电常数高于1000 可以维护。 本发明的组合物在施加高的直流电压的环境中可以产生高的有效容量，能够抵抗静电放电（ESD），并且可用于制造噪声小的电子元件。
-
公开(公告)号：KR100859185B1
公开(公告)日：2008-09-18
申请号：KR1020060044858
申请日：2006-05-18
Applicant: 학교법인 영광학원 , 성균관대학교산학협력단
IPC: G06F7/52
Abstract: 본 발명은 타원곡선 암호 프로세서를 위한 유한체
GF (2
m )상의 새로운 곱셈기에 관한 것이다.
본 발명에 따른 실시예는 유한체
GF (
2 m )상의 곱셈기에 있어서, 벡터 A를 입력받아 저장하고, 기준클럭에 의해 상위 비트측으로 한 비트 쉬프트하는 제1 레지스터부(10)와, 상기 제1 레지스터부에 저장된 값을 사전에 설정된 알고리즘에 의해 배타적 논리합 연산을 수행하는 배타적 논리합 연산부(40)와, 벡터 B를 입력받아 저장하고, 기준클럭에 의해 상위 비트측으로 한 비트 쉬프트하는 제2 레지스터부(20)와, 기준클럭 단위로 상기 제2 레지스터부(20)에 저장된 값 및 상기 배타적 논리합 연산부(40)를 통해 논리연산된 값을 곱셈 연산한 곱셈값과, 다수의 세부레지스터(R0 ~ R6) 각각에 저장되어 있던 각각의 값들과 XOR연산하여 저장 및 딜레이하는 제3 레지스터부(30);를 구비하여 구성되는 것을 특징으로 한다.
유한체, 곱셈기, 연산회로, 곱셈 알고리즘, 가우시안 정규기저-
Patent Agency Ranking
公开(公告)号：KR1020070111718A
公开(公告)日：2007-11-22
申请号：KR1020060044858
申请日：2006-05-18
Applicant: 학교법인 영광학원 , 성균관대학교산학협력단
IPC: G06F7/52
Abstract: A multiplier over GF(2m) using a Gaussian normal basis is provided to obtain a low level of hardware complexity and to obtain a low level of critical path delay. A first register unit(10) receives and stores a vector A and shifts the vector A to an upper bit. An exclusive OR operation unit(40) performs an exclusive OR operation for a value stored in the first register unit by using predetermined algorithm. A second register unit(20) stores a vector B and shifts it to the upper bit by using reference pressure. A third register unit(30) multiples the value stored in the first register, a value stored in the second register, and a value operated through the exclusive OR operation unit in reference clock units.
Abstract translation: 提供使用高斯法则的GF（2m）乘数以获得低水平的硬件复杂度并获得低水平的关键路径延迟。 第一寄存器单元（10）接收并存储向量A并将向量A移位到高位。 异或运算单元（40）通过使用预定算法对存储在第一寄存器单元中的值进行异或运算。 第二寄存器单元（20）存储向量B并通过使用参考压力将其移位到高位。 第三寄存器单元（30）将存储在第一寄存器中的值，存储在第二寄存器中的值和以参考时钟单元中的异或运算单元操作的值倍数。
-
-
-
-
-
-
Search Results
186
records
(took 0.021 seconds)
