公开(公告)号：KR1020070066500A

公开(公告)日：2007-06-27

申请号：KR1020050127768

申请日：2005-12-22

Applicant: 삼성전자주식회사

Inventor： 강용하

IPC: H01L29/78

Abstract: A method for fabricating a transistor in a stacked cell structure is provided to reduce contact resistance by increasing the area of a source/drain contact surface without increasing the thickness of a layer in which a channel region is formed. An active layer(3) is formed on a substrate having a lower transistor. A part of the active layer is etched to form an opening. An insulation layer spacer is formed on the sidewall of the opening, exposing a part of the active layer exposed from the opening. A gate insulation layer and a gate electrode(10') are sequentially formed on a part of the exposed active layer. A source/drain region is formed in the active layer in the periphery of the gate electrode. An interlayer dielectric(2) is formed on the gate electrode and the active layer. A source contact hole and a drain contact hole are formed which penetrate the interlayer dielectric and the source/drain region. The source contact hole and the drain contact hole are filled with a conductor. A first layer(3a) and a second layer(3b) can be alternately and repeatedly formed in the active region wherein the first layer is made of a silicon layer and the second layer is made of a silicon germanium layer.

Abstract translation: 提供一种用于制造堆叠单元结构中的晶体管的方法，以通过增加源极/漏极接触表面的面积而不增加其中形成沟道区的层的厚度来降低接触电阻。 在具有较低晶体管的衬底上形成有源层（3）。 有源层的一部分被蚀刻以形成开口。 绝缘层间隔件形成在开口的侧壁上，暴露出从开口露出的活性层的一部分。 栅极绝缘层和栅电极（10'）依次形成在暴露的有源层的一部分上。 源极/漏极区域形成在栅极周边的有源层中。 在栅电极和有源层上形成层间电介质（2）。 形成源极接触孔和漏极接触孔，其穿透层间电介质和源极/漏极区域。 源极接触孔和漏极接触孔填充有导体。 第一层（3a）和第二层（3b）可以在其中第一层由硅层制成并且第二层由硅锗层制成的有源区域中交替重复地形成。

公开(公告)号：KR1020050047298A

公开(公告)日：2005-05-20

申请号：KR1020030081105

申请日：2003-11-17

Applicant: 삼성전자주식회사

Inventor： 강용하 ,  고광옥

IPC: H01L21/60

CPC classification number: H01L24/05 ,  H01L24/03 ,  H01L2224/05

Abstract: 반도체 소자의 패드부 구조 및 그 제조방법을 제공한다. 본 발명은 반도체 소자의 패드부 구조는 링 형태로 형성된 제1 패드와, 상기 제1 패드를 둘러싸도록 링 형태로 형성된 제2 패드로 이원화되어 있으며, 상기 제1 패드 및 제2 패드를 절연하도록 상기 제1 패드와 제2 패드 사이에 패시베이션막이 형성되어 있다. 이에 따라, 본 발명의 반도체 소자는 패드부 구조가 이원화되어 있어 미스 프로빙이 발생한 경우 특정 비닝으로 분류되도록 하고, 이원화된 제1 패드 및 제2 패드 사이에 페시베이션막을 형성함으로써 제조 공정을 추가하지 않고 패드부를 형성할 수 있다.

公开(公告)号：KR1019990011633A

公开(公告)日：1999-02-18

申请号：KR1019970034793

申请日：1997-07-24

Applicant: 삼성전자주식회사

Inventor： 김영옥 ,  강용하

IPC: H01L21/027

Abstract: 본 발명은 반도체 장치의 미세 패턴 형성방법에 관해 개시한다. 본 발명은 사용하는 노광장치의 한계를 벗어나지 않는 해상도로 감광막 패턴을 형성한 다음, 이 감광막 패턴을 식각마스크로 사용하여 식각층 상에 형성된 물질층을 먼저 패터닝하여 제1 마스크층 패턴을 형성한다. 이후, 상기 제1 마스크층 패턴의 측면에 스페이서를 형성하여 상기 노광장치의 한계를 넘어서는 해상도의 제2 마스크층 패턴을 형성한다. 이러한 제2 마스크층 패턴을 식각마스크로 사용하여 아래의 식각층을 패터닝함으로써 상기 노광장치의 한계를 넘어서는 선 각격을 갖는 물질층 패턴을 형성할 수 있다. 또한, 이러한 방법을 사용함으로써 상기 형성되는 물질층 패턴간의 간격을 임의로 조절하는 것이 가능하고 균일하고 미세한 선간격을 갖는 패턴을 형성하는 것이 용이해 진다.

公开(公告)号：KR1020100103303A

公开(公告)日：2010-09-27

申请号：KR1020090021865

申请日：2009-03-13

Applicant: 삼성전자주식회사

Inventor： 권상진 ,  이재훈 ,  강용하 ,  이종원

IPC: G01R31/12 ,  G01R31/307

CPC classification number: G01R31/3004

Abstract: PURPOSE: A reliability evaluation circuit and a reliability evaluation system are provided to reduce a time for evaluating the reliability by applying stress voltages with a plurality of different voltage levels to a plurality of device units. CONSTITUTION: A stress voltage generating block(110) outputs a plurality of stress voltages with different voltage levels through a plurality of first input/output(IO) terminals. A stress device array(120) connects one terminal with one of the first IO terminals. The other terminal of the stress device array is connected with one of second IO terminals. A plurality of device units is arranged in a matrix shape.

Abstract translation: 目的：提供可靠性评估电路和可靠性评估系统，以通过向多个设备单元施加具有多个不同电压电平的应力电压来减少用于评估可靠性的时间。 构成：应力电压产生块（110）通过多个第一输入/输出（IO）端子输出具有不同电压电平的多个应力电压。 应力装置阵列（120）将一个端子与第一IO端子中的一个连接。 应力装置阵列的另一个端子与第二IO端子中的一个连接。 多个器件单元被布置成矩阵形状。

公开(公告)号：KR1019980084290A

公开(公告)日：1998-12-05

申请号：KR1019970020043

申请日：1997-05-22

Applicant: 삼성전자주식회사

Inventor： 하회성 ,  강용하

IPC: H01L21/28

Abstract: 자기정렬 콘택 형성방법에 대해 개시된다. 이 방법은, 반도체기판상에 제1도전층, 제2도전층 및 질화막을 차례로 형성하는 단계와, 상기 질화막위에 소정의 마스크패턴을 적용하여 질화막, 제2도전층 및 제1도전층을 차례로 패터닝하는 단계와, 패터닝된 제1도전층, 제2도전층 및 질화막의 측벽에 스페이서를 형성하는 단계와, 결과물 전면에 SOG막을 형성하는 단계와, 사진공정을 거쳐 콘택이 생길 부분의 SOG막만 남기고 나머지 부분의 SOG막을 식각하는 단계와, 결과물 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막에 대하여 상기 SOG막이 드러나도록 평탄화하는 단계와, 습식식각을 통해 상기 드러난 SOG막을 식각하는 단계와, 결과물 전면에 금속확산방지층 및 금속층을 소정두께 형성한 후 패터닝하여 자기정렬 콘택을 형성하는 단계를 구비하여 이루어진 것을 특징으로 한다. 이에 따라, 사진공정의 추가없이 기존의 선택적 식각시 스페이서의 식각에 따른 게이트와 콘택 사이의 절연문제를 해결할 수 있다.

公开(公告)号：KR1020080079493A

公开(公告)日：2008-09-01

申请号：KR1020070019748

申请日：2007-02-27

Applicant: 삼성전자주식회사

Inventor： 강용하

IPC: H01L27/092

Abstract: A semiconductor device for applying a well bias and a method for fabricating the same are provided to implement an upper transistor having an improved threshold voltage and minimizing a leakage current by forming a semiconductor plug between the upper transistor and the semiconductor substrate. A well contact forming region(106a) is provided on a semiconductor substrate. An interlayer dielectric(135) is formed on the well contact region. A semiconductor body layer(145) is formed on the interlayer dielectric. A transistor is provided on the semiconductor body layer. A well pick up region(133) is provided to the well contact forming region. Semiconductor plugs(140a,140b,140c) pass through the interlayer dielectric and are disposed between the transistor and the well pick up region. The semiconductor plugs have a conductive type identical to that of the well pick up region. The transistor includes a gate dielectric(150), a gate electrode(156), and source/drain regions(175). The gate dielectric and the gate electrode are laminated on the semiconductor layer in turn. The source/drain regions are provided on the semiconductor body layer at both sides of the gate electrode.

Abstract translation: 提供一种用于施加阱偏压的半导体器件及其制造方法，以通过在上部晶体管和半导体衬底之间形成半导体插头来实现具有改善的阈值电压并使漏电流最小化的上部晶体管。 阱接触形成区域（106a）设置在半导体衬底上。 在阱接触区域上形成层间电介质（135）。 半导体本体层（145）形成在层间电介质上。 晶体管设置在半导体主体层上。 向井接触形成区域提供井拾取区域（133）。 半导体插头（140a，140b，140c）穿过层间电介质并且设置在晶体管和拾取区之间。 半导体插头具有与拾取区域相同的导电类型。 晶体管包括栅极电介质（150），栅极电极（156）和源极/漏极区域（175）。 栅极电介质和栅极依次层叠在半导体层上。 源极/漏极区域设置在栅电极两侧的半导体本体层上。

公开(公告)号：KR1020030094662A

公开(公告)日：2003-12-18

申请号：KR1020020031905

申请日：2002-06-07

Applicant: 삼성전자주식회사

Inventor： 강용하

IPC: H01L21/76

Abstract: PURPOSE: A method for fabricating a semiconductor memory device is provided to include a trench isolation structure capable of preventing generation of a void by performing a chemical mechanical polishing(CMP) process. CONSTITUTION: An inactive region having a trench structure and an active region having no trench structure are formed on a semiconductor substrate(10). After an inner wall oxide layer(14) is formed in the trench structure, a nitride layer(16) and the second middle temperature oxide(MTO) oxide layer(22) are sequentially formed. The first high density plasma(HDP) oxide layer is formed on the trench structure including the second MTO oxide layer to fill the trench structure. A CMP process is performed. The filled first HDP oxide layer is wet etched. After the second MTO oxide layer is formed in the wet-etched portion, the second HDP oxide layer(24) is formed to fill the trench structure again.

Abstract translation: 目的：提供一种用于制造半导体存储器件的方法，其包括通过进行化学机械抛光（CMP）工艺能够防止产生空隙的沟槽隔离结构。 构成：在半导体衬底（10）上形成具有沟槽结构的无源区和不具有沟槽结构的有源区。 在沟槽结构中形成内壁氧化物层（14）之后，依次形成氮化物层（16）和第二中温氧化物（MTO）氧化物层（22）。 在包括第二MTO氧化物层的沟槽结构上形成第一高密度等离子体（HDP）氧化物层以填充沟槽结构。 执行CMP处理。 填充的第一HDP氧化物层被湿蚀刻。 在湿法蚀刻部分中形成第二MTO氧化物层之后，形成第二HDP氧化物层（24），以再次填充沟槽结构。

公开(公告)号：KR1020000039507A

公开(公告)日：2000-07-05

申请号：KR1019980054860

申请日：1998-12-14

Applicant: 삼성전자주식회사

Inventor： 강용하

IPC: H01L21/336

Abstract: PURPOSE: A method for fabricating thin film transistor in which misalignment is improved using contact hole spacer is to allow the gate conductive layer to substantially perform a role as the gate electrode and to form stable ohmic contact. CONSTITUTION: A fabrication method of thin film transistor comprises the steps of: providing a semiconductor substrate(100) of a first conductive layer on which an isolation layer(102), a gate insulating layer(104), a polysilicon layer(106) and a first insulating layer(110) for the planarization in the named order; patterning the first insulating layer to form a contact hole exposing the semiconductor substrate and a part of the second conductive layer; forming a third conductive layer(114) on the resultant substrate including the contact hole and implanting ions into the third conductive layer formed on the bottom face of the contact hole; forming a spacer(118) on the inner wall of the contact hole; filling the contact hole; depositing a fourth conductive layer(120) on the resultant substrate; implanting ions into the fourth conductive layer; patterning the third and fourth conductive layers to remove a part of the third and fourth conductive layers; forming a third insulating layer(122) on the resultant substrate; and patterning the third insulating layer to expose a part of the fourth conductive layer on the contact hole.

Abstract translation: 目的：制造使用接触孔间隔物改善未对准的薄膜晶体管的方法是允许栅极导电层基本上起着栅电极的作用并形成稳定的欧姆接触。 构成：薄膜晶体管的制造方法包括以下步骤：提供第一导电层的半导体衬底（100），其上分离隔离层（102），栅极绝缘层（104），多晶硅层（106）和 用于按所述顺序进行平坦化的第一绝缘层（110）; 图案化第一绝缘层以形成暴露半导体衬底和第二导电层的一部分的接触孔; 在包括接触孔的所得基板上形成第三导电层（114），并将离子注入形成在接触孔的底面上的第三导电层中; 在所述接触孔的内壁上形成间隔物（118）; 填充接触孔; 在所得基板上沉积第四导电层（120）; 将离子注入到第四导电层中; 图案化第三和第四导电层以去除第三和第四导电层的一部分; 在所得基板上形成第三绝缘层（122）; 以及图案化所述第三绝缘层以暴露所述接触孔上的所述第四导电层的一部分。

公开(公告)号：KR1019990015459A

公开(公告)日：1999-03-05

申请号：KR1019970037585

申请日：1997-08-06

Applicant: 삼성전자주식회사

Inventor： 강용하 ,  송준의

IPC: H01L21/28

Abstract: 자기 정렬 콘택을 형성하기 위한 식각시에 발생하는 폴리머의 영향을 제거하는 반도체 장치의 자기 정렬 콘택 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 질화막 스페이서로 덮인 복수의 게이트 전극을 형성하고, 상기 결과물상에 산화막으로 이루어지는 층간 절연막을 형성하고, 상기 층간 절연막상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 산화막과 질화막과의 식각 선택비가 큰 조건하에서 상기 게이트 패턴 사이에 있는 상기 층간 절연막을 일부 식각하고, 상기 일부 식각된 층간 절연막상에 쌓여 있는 폴리머를 제거하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 산화막과 질화막과의 식각 선택비가 큰 조건하에서 상기 층간 절연막을 완전히 식각하여 상기 게이트 전극 사이에 콘택홀을 형성한다.