公开(公告)号：KR1020110100958A

公开(公告)日：2011-09-15

申请号：KR1020100020062

申请日：2010-03-05

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  정진하 ,  김중호 ,  우라자에브블라디미르 ,  강종혁 ,  현성우

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/20 ,  H01L21/28273 ,  H01L21/76838 ,  H01L27/0688 ,  H01L27/11578 ,  H01L27/11582

Abstract: 본 발명의 수직형 반도체 소자의 제조 방법은 기판 상에 기판 상부를 노출하는 개구부를 포함하는 적층체 구조물을 형성하는 것을 포함한다. 적층체 구조물의 개구부 내의 일부 영역에 제1 예비 반도체층을 형성한다. 제1 예비 반도체층을 1차로 상전이시켜 개구부 내의 일부 영역에 제1 단결정 반도체층을 형성한다. 제1 단결정 반도체층 상에 제2 예비 반도체층을 형성한다. 제2 예비 반도체층을 2차로 상전이시켜 제2 단결정 반도체층을 형성함으로써 제1 단결정 반도체층 및 제2 단결정 반도체층을 합체하여 단결정 반도체층을 형성하는 것을 포함한다.

公开(公告)号：KR1020100049398A

公开(公告)日：2010-05-12

申请号：KR1020080108534

申请日：2008-11-03

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  이종욱 ,  강종혁

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L29/66666

Abstract: PURPOSE: A vertical type semiconductor device and a method for manufacturing the same are provided to reduce malfunction while having high speed operation since enough high on-current is flowed even if a vertical filler transistor is implement in a narrow horizontal area on the substrate. CONSTITUTION: A substrate(100) is divided into an active region and a element separation region(102) and the active region includes a first impurity region(104). A first group channel pattern(116a) is protruded from the substrate surface of the active area includes a plurality of channel patterns having a second impurity region under the surface of the substrate. A gate insulating layer pattern is separated from the top of the first group channel pattern is formed on a part of the side of the first group channel pattern and on the substrate surface.

Abstract translation: 目的：提供垂直型半导体器件及其制造方法，以便在具有高速度操作的同时降低误差，因为即使在衬底上的窄水平区域中实现垂直衬底晶体管，也可以流过足够的高导通电流。 构成：衬底（100）被分成有源区和元件分离区（102），有源区包括第一杂质区（104）。 第一组沟道图案（116a）从有源区的衬底表面突出包括在衬底的表面下方具有第二杂质区的多个沟道图案。 在第一组通道图案的一侧的一部分上和基板表面上形成栅极绝缘层图案与第一组沟道图案的顶部分离。

公开(公告)号：KR101723986B1

公开(公告)日：2017-04-07

申请号：KR1020110069188

申请日：2011-07-13

Applicant: 삼성전자주식회사

Inventor： 이성호 ,  최진 ,  유용호 ,  강종혁 ,  차현주 ,  박희동 ,  박태중

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10817 ,  H01L27/10852 ,  H01L28/60

Abstract: 반도체장치는하부전극, 제1 지지막패턴들, 제2 지지막패턴들, 유전막및 상부전극을포함한다. 하부전극은기판상에복수개로배열된다. 제1 지지막패턴들은제2 방향을따라서로인접한하부전극들사이에서제2 방향에수직한제1 방향으로각각연장되며, 하부전극들하부측면과접촉한다. 제2 지지막패턴들은제1 방향을따라서로인접한하부전극들사이에서제2 방향으로각각연장되며, 하부전극들상부측면과접촉한다. 유전막은하부전극들상에형성된다. 상부전극은유전막상에형성된다. 하부전극의하부및 상부가각각서로직교하는제1 지지막패턴및 제2 지지막패턴에의해지지되어하부전극의구조적안정성을향상시킬수 있다.

Abstract translation: 该半导体器件包括下电极，第一支撑膜图案，第二支撑膜图案，电介质膜和上电极。 下电极在衬底上排列成多个。 第一支撑膜图案沿与第二方向垂直的第一方向沿着第二方向在相邻的下电极之间延伸并且接触下电极的下侧。 第二支撑膜图案沿着第一方向在相邻的下电极之间沿第二方向延伸并且接触下电极的上侧。 电介质膜形成在下电极上。 在电介质膜上形成上部电极。 底部和下部电极的顶部由一个第一支撑层图案和所述第二图案支撑膜各自是彼此正交的可提高下部电极的结构稳定性支持。

公开(公告)号：KR101585615B1

公开(公告)日：2016-01-14

申请号：KR1020090016409

申请日：2009-02-26

Applicant: 삼성전자주식회사

Inventor： 전상훈 ,  이종욱 ,  강종혁 ,  박흥규

IPC: H01L27/108

CPC classification number: H01L29/7841 ,  H01L27/108 ,  H01L27/10802

Abstract: 본발명은반도체장치를제공한다. 이장치는음의고정전하를포함하는백 바이스(back bias) 유전체층, 백바이어스유전체층상에배치된게이트전극, 게이트전극과백 바이어스유전체층사이에개재된반도체층, 반도체층과게이트전극사이에개재된게이트절연막을포함하되, 음의고정전하는백 바이어스유전체층을마주보는반도체층의표면에홀을축적시킨다.

公开(公告)号：KR101559868B1

公开(公告)日：2015-10-14

申请号：KR1020080096030

申请日：2008-09-30

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  이종욱 ,  강종혁

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/11582 ,  H01L21/02524 ,  H01L21/02587 ,  H01L21/02598 ,  H01L21/02675 ,  H01L21/28282 ,  H01L21/28518 ,  H01L21/30604 ,  H01L21/32133 ,  H01L27/1052 ,  H01L27/11568 ,  H01L27/11578 ,  H01L27/1158 ,  H01L29/4234 ,  H01L29/45 ,  H01L29/665 ,  H01L29/66666 ,  H01L29/66787 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/7926

Abstract: 수직형메모리소자및 이의제조방법에서, 상기수직형메모리소자는, 기판상에구비되는라인형상의절연막패턴, 상기절연막패턴의양 측벽에구비되는필러형상의단결정반도체패턴들및 상기각각의단결정반도체패턴들의일 측벽에구비되는트랜지스터들을포함한다. 상기트랜지스터들은상기단결정반도체패턴의연장방향으로수직하게배치되므로, 반도체소자가집적화된다.

Abstract translation: 在垂直型存储器件和垂直型存储器件的制造方法中，垂直存储器件包括设置在衬底上的线状绝缘层图形，柱状单晶半导体图案设置在两侧壁上 设置在每个单晶半导体图案的侧壁上的绝缘层图案和晶体管。 晶体管沿着单晶半导体图案的垂直方向排列，因此存储器件可以高度集成。

公开(公告)号：KR1020110037340A

公开(公告)日：2011-04-13

申请号：KR1020090094743

申请日：2009-10-06

Applicant: 삼성전자주식회사

Inventor： 현성우 ,  이종욱 ,  손용훈 ,  전상훈 ,  강종혁 ,  김중호

IPC: G11C16/34 ,  G11C16/24 ,  G11C16/02

CPC classification number: G11C16/3468 ,  G11C16/0483 ,  G11C16/10 ,  H01L27/11551

Abstract: PURPOSE: A three dimensional semiconductor memory device and a method of operating the same are provided to improve the uniformity of data by suppressing program disturbance. CONSTITUTION: In a three dimensional semiconductor memory device and a method of operating the same, a 3D semiconductor memory device comprises a plurality of strings. A plurality of strings interlinks a common source line and bit lines. Each string comprises a top alternative structure and a memory structure. The top alternative structure comprises a plurality of string selection transistors. The memory structure comprises a plurality of memory cell transistors. The selected string is connected to the selected bit line. Non-selected strings are electrically separated from the bit lines.

Abstract translation: 目的：提供三维半导体存储器件及其操作方法，以通过抑制程序干扰来提高数据的均匀性。 构成：在三维半导体存储器件及其操作方法中，3D半导体存储器件包括多个串。 多个串将公共源极线和位线相互连接。 每个字符串包括顶部替代结构和存储器结构。 顶部替代结构包括多个串选择晶体管。 存储器结构包括多个存储单元晶体管。 所选字符串连接到所选位线。 未选择的串与位线电分离。

公开(公告)号：KR1020100066715A

公开(公告)日：2010-06-18

申请号：KR1020080125141

申请日：2008-12-10

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  이종욱 ,  강종혁

IPC: H01L29/78 ,  H01L21/8247

CPC classification number: H01L27/11582

Abstract: PURPOSE: A method for manufacturing a vertical semiconductor memory device is provided to implement a highly integrated vertical memory device using a selectively removable epitaxial structure. CONSTITUTION: An epitaxial structure is formed on a substrate(100). An opening(106), which exposes a part of the substrate, is formed by partly etching the epitaxial structure. A tunnel insulating film(108) is formed on the sidewall of the opening. A charge trapping film(110) is formed on the tunnel insulating film. A dielectric film(112) is formed on the charge trapping film. A word line pattern(114), which fills up the opening, is formed on the dielectric film.

Abstract translation: 目的：提供一种用于制造垂直半导体存储器件的方法，以实现使用可选择性移除的外延结构的高度集成的垂直存储器件。 构成：在衬底（100）上形成外延结构。 通过部分蚀刻外延结构形成露出基板的一部分的开口（106）。 隧道绝缘膜（108）形成在开口的侧壁上。 在隧道绝缘膜上形成电荷捕获膜（110）。 在电荷俘获膜上形成电介质膜（112）。 在电介质膜上形成填充开口的字线图案（114）。

公开(公告)号：KR1020100035420A

公开(公告)日：2010-04-05

申请号：KR1020080094800

申请日：2008-09-26

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  이종욱 ,  강종혁

IPC: H01L21/336

CPC classification number: H01L27/10852 ,  B82Y10/00 ,  H01L21/823487 ,  H01L27/10876 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827

Abstract: PURPOSE: A vertical semiconductor device and a manufacturing method thereof are provided to reduce the manufacturing costs of a semiconductor device by forming a semiconductor device having a nano wire channel area through a simple process. CONSTITUTION: Single crystal epitaxial patterns of a filler shape contacting a single crystal semiconductor substrate(10) are provided. A gate insulating layer(38) is provided on a channel sidewall of the single crystal epitaxial patterns and on the surface of the semiconductor substrate. A gate electrode(40a) extends and has a line shape surrounding the single crystal epitaxial patterns. A first impurity region(12) is included on a substrate under the base side of the single crystal epitaxial patterns. A second impurity region(42) is included on a contact forming part of the single crystal epitaxial patterns.

Abstract translation: 目的：提供一种垂直半导体器件及其制造方法，以通过简单的工艺形成具有纳米线通道区域的半导体器件来降低半导体器件的制造成本。 构成：提供了与单晶半导体衬底（10）接触的填充物形状的单晶外延图案。 栅极绝缘层（38）设置在单晶外延图案的沟道侧壁上并在半导体衬底的表面上。 栅电极（40a）延伸并且具有围绕单晶外延图案的线形。 在单晶外延图案的基底侧的基板上包含第一杂质区域（12）。 在形成单晶外延图案的部分的接触件上包括第二杂质区域（42）。

公开(公告)号：KR101486797B1

公开(公告)日：2015-01-28

申请号：KR1020080052368

申请日：2008-06-04

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  이종욱 ,  강종혁

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/10876 ,  H01L29/66666 ,  H01L29/7841

Abstract: 수직형 반도체 소자, 그 제조 방법 및 동작 방법에서, 상기 수직형 반도체 소자는 기판 상에 구비되는 필러 형상의 단결정 반도체 패턴과, 상기 단결정 반도체 패턴의 측벽을 감싸고, 상기 단결정 반도체 패턴의 상부면보다 낮은 상부면을 갖는 게이트, 상기 게이트 상부면에 적층되고, 상기 단결정 반도체 패턴의 상부면과 동일한 평면에 위치하는 상부면을 갖는 마스크 패턴, 상기 단결정 반도체 패턴 아래의 기판에 위치하는 제1 불순물 영역 및 상기 단결정 반도체 패턴의 상부면 아래에 위치하는 제2 불순물 영역을 포함한다. 상기 수직형 반도체 소자의 트랜지스터는 단결정 반도체 패턴에 형성되어 있으므로 전기적인 특성이 우수하다. 또한, 상기 제2 불순물 영역의 단결정 반도체 패턴 상부에 마스크 패턴이 구비되지 않아서 공정 불량이 감소된다.

公开(公告)号：KR1020120019262A

公开(公告)日：2012-03-06

申请号：KR1020100082585

申请日：2010-08-25

Applicant: 삼성전자주식회사

Inventor： 이성호 ,  최진 ,  유용호 ,  강종혁 ,  차현주 ,  박태중

IPC: H01L27/108 ,  H01L21/8242 ,  H01L21/28

CPC classification number: H01L27/10814 ,  H01L27/10852 ,  H01L28/90

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to increase a contact area between a top electrode and a contact pattern by forming the contact pattern which electrically connects the top electrode and the wire with a line shape. CONSTITUTION: A substrate(100) includes an active area(100a) and a field area(100f). A transistor(112) includes a gate dielectric layer(102), a first conductive pattern(106), a first impurity area(110a), and a second impurity area(110b). A capacitor(128) includes a plurality of bottom electrodes(122), a dielectric layer(124), and a top electrode(126). A third insulation layer(130) is formed on the top electrode. A third contact pattern(134) is electrically connected to the top electrode via the third insulation layer.

Abstract translation: 目的：提供半导体器件及其制造方法，通过形成以线状形成电连接顶部电极和线的接触图案来增加顶部电极和接触图案之间的接触面积。 构成：衬底（100）包括有源区（100a）和场区（100f）。 晶体管（112）包括栅极电介质层（102），第一导电图案（106），第一杂质区域（110a）和第二杂质区域（110b）。 电容器（128）包括多个底部电极（122），介电层（124）和顶部电极（126）。 在顶部电极上形成第三绝缘层（130）。 第三接触图案（134）经由第三绝缘层与顶部电极电连接。