公开(公告)号：KR100834745B1

公开(公告)日：2008-06-09

申请号：KR1020060131208

申请日：2006-12-20

Applicant: 삼성전자주식회사

Inventor： 하정환 ,  지성민 ,  김경선 ,  김원선 ,  조한구

IPC: C12Q1/68

CPC classification number: B01J19/0046 ,  B01J2219/00387 ,  B01J2219/00527 ,  B01J2219/00576 ,  B01J2219/00596 ,  B01J2219/00608 ,  B01J2219/00659 ,  B01J2219/00662 ,  B01J2219/00693 ,  B01J2219/00702 ,  B01J2219/00722 ,  C12Q1/6837 ,  Y10T428/24612 ,  B01J2219/00603 ,  C12Q2565/513

Abstract: An oligomer probe array chip is provided to be based on an analysis-friendly layout compatible with a CCD(charge coupled device) scanner operated by a scan-by area manner. An oligomer probe array chip comprises: a substrate; a main array arranged on the substrate including a plurality of stripe-type sub-arrays, each of the sub-arrays arranged in a matrix form and consisting of a plurality of spots where an oligomer probe with a sequence different from each other is fixed; and a plurality of sub-array align spot arrays, each of which is arranged on the outside of the each sub-arrays respectively. A mask(100) for forming an oligomer probe array chip comprises: a main array pattern(110) including a plurality of stripe-type sub-array patterns(120), each of the sub-array patterns consisting of a plurality of spot patterns(135,155) arranged in a matrix form; and a plurality of spot array patterns(130), each of which is arranged on the outside of the each sub-array patterns respectively. A method for hybridization analysis of the oligomer probe array chip comprises the steps of: (a) hybridizing a target sample into the oligomer array chip; (b) determining a position of the stripe-type sub-array using the sub-array align spot array; (c) forming an image of the stripe-type sub-array using a CCD scanner; (d) repeating the steps(a), (b), and (c) on all the stripe-type sub-arrays to generate all stripe-type sub-array images; and (e) aligning the sub-array images to generate one hybridized image. Further, a global-array align spot array separated from the sub-array align spot array is additionally contained outside the main array.

Abstract translation: 基于与通过扫描区域方式操作的CCD（电荷耦合器件）扫描兼容的分析友好的布局来提供低聚物探针阵列芯片。 低聚物探针阵列芯片包括：基底; 布置在基板上的主阵列，包括多个条形子阵列，每个子阵列以矩阵形式排列并且由多个点组成，其中具有彼此不同的序列的低聚物探针是固定的; 以及分别配置在每个子阵列的外侧的多个子阵列对准光点阵列。 用于形成低聚物探针阵列芯片的掩模（100）包括：主阵列图案（110），包括多个条形子阵列图案（120），每个子阵列图案由多个斑点图案 （135,155）以矩阵形式排列; 以及多个点阵列图案（130），其分别布置在每个子阵列图案的外侧。 寡聚体探针阵列芯片的杂交分析方法包括以下步骤：（a）将目标样品与低聚物阵列芯片杂交; （b）使用子阵列对准点阵列确定条形子阵列的位置; （c）使用CCD扫描仪形成条形子阵列的图像; （d）在所有条形型子阵列上重复步骤（a），（b）和（c）以产生所有条形型子阵列图像; 和（e）对准子阵列图像以产生一个杂交图像。 此外，与子阵列对准光点阵列分离的全局阵列对准光点阵列另外包含在主阵列之外。

公开(公告)号：KR100809710B1

公开(公告)日：2008-03-06

申请号：KR1020060107947

申请日：2006-11-02

Applicant: 삼성전자주식회사

Inventor： 서성수 ,  이석주 ,  조한구 ,  전용진 ,  이성우 ,  김영창

IPC: H01L21/027

CPC classification number: G03F1/36 ,  G03F1/144 ,  H01L22/12

Abstract: A compensating mask, a multi-optical system using the same, a method for compensating a 3-dimensional mask effect using the same are provided to dramatically shorten an optical proximity correction time by using a composite optical mask kernel. A general mask kernel for a fine pattern formation is generated(S150). A compensating mask kernel is generated(S150a). The general mask kernel and the compensating mask kernel are combined to create a composite kernel of a multi-optical system(S160). The general mask kernel and the compensating mask kernel are generated by adjusting a standard optical parameter and a pupil surface function of a projection lens located at a lower of an optical system. The standard optical parameter includes an illumination condition, the number of apertures, and a wavelength. The pupil surface function includes the magnitude of light and a phase thereof.

Abstract translation: 提供补偿掩模，使用该补偿掩模的多光学系统，使用其的补偿三维掩模效应的方法，以通过使用复合光掩模核大大缩短光学邻近校正时间。 产生用于精细图案形成的通用掩模核（S150）。 产生补偿掩模核（S150a）。 将通用掩模核和补偿掩码内核组合以创建多光学系统的复合核（S160）。 通过调整位于光学系统的较低处的投影透镜的标准光学参数和光瞳表面函数来生成一般掩模核和补偿掩模核。 标准光学参数包括照明条件，孔数和波长。 瞳孔表面函数包括光的大小和相位。

公开(公告)号：KR100735535B1

公开(公告)日：2007-07-04

申请号：KR1020060064442

申请日：2006-07-10

Applicant: 삼성전자주식회사

Inventor： 정성곤 ,  이지영 ,  조한구 ,  여기성

IPC: H01L21/027

公开(公告)号：KR100735530B1

公开(公告)日：2007-07-04

申请号：KR1020060010196

申请日：2006-02-02

Applicant: 삼성전자주식회사

Inventor： 박진홍 ,  조한구 ,  김성수 ,  우상균 ,  이석주

IPC: G03F1/52 ,  G03F1/50

Abstract: Provided is a reflective photomask, which is obtained via a simple manufacturing process, prevents a reflective layer from being damaged, and is useful for a photolithographic process during the fabrication of a semiconductor. The reflective photomask(200a) comprises: a stepped pattern(220) formed directly on a substrate(210); and a reflection layer(250) formed on the substrate and the stepped pattern. The stepped pattern has a smaller thickness than the reflection layer. The stepped pattern has such a thickness that the light reflected from a reflection layer stacked on a higher surface section and the light reflected from a reflection layer stacked on a lower surface section cause destructive interference with each other.

Abstract translation: 本发明提供了一种通过简单的制造工艺获得的反射型光掩模，防止了反射层被损坏，并且可用于制造半导体时的光刻工艺。 反射型光掩模（200a）包括：直接形成在基板（210）上的阶梯状图案（220）; 和形成在基板和台阶图案上的反射层（250）。 台阶图案具有比反射层更小的厚度。 台阶图案具有这样的厚度：从堆叠在较高表面部分上的反射层反射的光和从堆叠在较低表面部分上的反射层反射的光互相造成相消干涉。

公开(公告)号：KR1020070051196A

公开(公告)日：2007-05-17

申请号：KR1020050108727

申请日：2005-11-14

Applicant: 삼성전자주식회사

Inventor： 강율 ,  고차원 ,  우상균 ,  조한구

IPC: H01L21/027

Abstract: 반도체 장치의 패턴 형성 방법을 제공한다. 이 방법은 기판 상에 1 피치의 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴의 측벽에 실리콘 함유 유기물을 화학흡착하여 1/2 피치의 실리콘 함유 레지스트 패턴을 형성하는 것을 포함한다. 상기 포토레지스트 패턴을 현상한다. 상기 실리콘 함유 레지스트 패턴을 식각마스크로 사용하여 상기 기판의 일부를 제거하여 미세 패턴을 형성한다.
상기 포토레지스트 패턴은 산소 함유 가스를 이용하여 현상할 수 있다. 예컨대, 상기 포토레지스트 패턴은 산소 건식 현상(O
2 chemistry dry development)을 이용하여 제거할 수 있다.
포토레지스트, 이중노광, 화학흡착

公开(公告)号：KR100618907B1

公开(公告)日：2006-09-01

申请号：KR1020050070028

申请日：2005-07-30

Applicant: 삼성전자주식회사

Inventor： 하정환 ,  채윤숙 ,  조한구 ,  강창진 ,  정영재 ,  우상균 ,  류만형

IPC: H01L21/312 ,  H01L21/31 ,  H01L21/027

公开(公告)号：KR1020060063129A

公开(公告)日：2006-06-12

申请号：KR1020040102217

申请日：2004-12-07

Applicant: 삼성전자주식회사

Inventor： 한정남 ,  조한구 ,  홍창기 ,  박종호 ,  최상준 ,  심우관

IPC: H01L21/283 ,  H01L21/28

CPC classification number: H01L21/76877 ,  H01L21/32135 ,  H01L21/76834 ,  H01L27/10885

Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 절연체막에 개구되는 콘택 홀(contact hole)을 통하여 상층과 하층의 각 배선층 상호간의 전기적 접속을 위해 폴리실리콘과 텅스텐으로 이루어진 이중 플러그(dual plug)라고 불리는 중간 도전체막을 형성함에 있어서, 콘택 홀내에 하부 플러그를 형성하기 위하여 폴리실리콘을 부분적으로 식각하기 위한 식각 방법을 개시한다. 상기 식각 방법은 화학적 다운스트림 식각 방법을 이용함으로써 콘택 홀의 측벽에 존재하는 질화막 스페이서 및 층간 절연막의 손실이 없이 폴리실리콘을 선택적으로 식각하여 식각 표면이 균일한 폴리실리콘 하부 플러그를 형성하게 함으로써 공정 여유도 및 공정 속도를 증가시키고 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
이중 플러그, 화학적 다운스트림 식각

公开(公告)号：KR100505656B1

公开(公告)日：2005-08-04

申请号：KR1020020078388

申请日：2002-12-10

Applicant: 삼성전자주식회사

Inventor： 박창민 ,  이중현 ,  조한구 ,  박준수

IPC: H01L27/108

CPC classification number: H01L21/76897 ,  H01L21/76895 ,  H01L27/10855 ,  H01L27/10894 ,  H01L28/91 ,  Y10S438/942

Abstract: 스토리지 전극(storage node)과의 접촉 면적을 보다 확보하기 위해서 비트 라인(bit line) 방향으로 확장된 콘택체(contact body)를 포함하는 반도체 소자 제조 방법을 제공한다. 본 발명의 일 관점에 의한 제조 방법은, 반도체 기판 상에 게이트 라인(gate line)들 및 제1절연층을 형성하고, 제1절연층을 관통하여 반도체 기판 상에 전기적으로 연결되는 제1콘택 패드(first contact pad)들 및 제2콘택 패드들을 형성한다. 제1콘택 패드들 및 상기 제2콘택 패드들을 덮는 제2절연층을 형성하고, 제2절연층 상에 게이트 라인들 상을 가로지르고 제2절연층을 관통하여 제2콘택 패드들에 각각 전기적으로 연결되는 비트 라인들을 형성한다. 비트 라인들을 덮는 제3절연층을 형성한다. 제3절연층을 선택적으로 식각하여 비트 라인들을 다수 개 가로지고 적어도 제1콘택 패드들을 노출하는 밴드(band) 형태의 오프닝(opening)을 형성한다. 제3절연층 상에 오프닝을 채우는 도전층을 형성하고, 도전층을 패터닝하여 비트 라인 방향으로 제3절연층 상으로 확장된 확장부와 제1콘택 패드에 전기적으로 연결되는 몸체부를 일체로 포함하는 개개의 스토리지 전극 콘택체들로 분리한다. 개개의 스토리지 전극 콘택체들 상에 실린더(cylinder) 형태의 스토리지 전극들을 각각 형성한다.

公开(公告)号：KR1020050039455A

公开(公告)日：2005-04-29

申请号：KR1020030074924

申请日：2003-10-25

Applicant: 삼성전자주식회사

Inventor： 정성곤 ,  구두훈 ,  박창민 ,  조한구 ,  이중현

IPC: H01L21/027

Abstract: 메인 칩의 면적 축소 없이, 반도체 제조 공정시 사용되는 모든 노광 설비의 얼라인먼트 키를 모두 웨이퍼 상에 형성하여, 패턴 불량을 방지할 수 있는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 에지 영역 및 상기 에지 영역에 의해 둘러싸여진 중심 영역을 포함하는 반도체 웨이퍼, 및 상기 웨이퍼 에지 영역에 형성되는 다수의 얼라인먼트 키로 구성되는 통합 얼라인먼트 키 그룹을 포함한다. 상기 통합 얼라인먼트 키 그룹은, 반도체 소자를 제조하는 공정시 이용되는 노광 설비의 특정 얼라인먼트 키를 모두 포함하며, 상기 얼라인먼트 키는 서로 다른 구조를 갖는 얼라인먼트 키가 교대로 배치된다.

公开(公告)号：KR1020040050535A

公开(公告)日：2004-06-16

申请号：KR1020020078388

申请日：2002-12-10

Applicant: 삼성전자주식회사

Inventor： 박창민 ,  이중현 ,  조한구 ,  박준수

IPC: H01L27/108

CPC classification number: H01L21/76897 ,  H01L21/76895 ,  H01L27/10855 ,  H01L27/10894 ,  H01L28/91 ,  Y10S438/942

Abstract: PURPOSE: A method for manufacturing a semiconductor device having a contact body expanded to the bit line direction for obtaining more contacting area with a storage node is provided to be capable of obtaining the misalign margin, overlay margin, or process margin enough for the elements of an electrical connection structure. CONSTITUTION: Gate lines(200) are formed on a semiconductor substrate(100). The first insulating layer(300) is formed on the resultant structure. The first and second contact pads(410,450) are formed through the first insulating layer for being electrically connected with the semiconductor substrate between the gate lines. The second insulating layer(510) is formed on the resultant structure. Bit lines are formed through the second insulating layer for being electrically connected with the second contact pads. The third insulating layer(530') is formed on the resultant structure. Band type opening portions(531) are formed by selectively etching the third insulating layer. Storage node contact bodies(810) are then formed on the resultant structure. Each storage node contact body is made of an expanded portion(811) on the third insulating layer and a body portion(815) connected with the first contact pad as one piece.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，该半导体器件具有扩展到位线方向的接触体以便与存储节点获得更多的接触面积，以便能够获得足够的元件的不对准裕度，覆盖边缘或加工余量 电连接结构。 构成：栅极线（200）形成在半导体衬底（100）上。 在所得结构上形成第一绝缘层（300）。 第一和第二接触焊盘（410,450）通过第一绝缘层形成，用于与栅极线之间的半导体衬底电连接。 在所得结构上形成第二绝缘层（510）。 位线通过第二绝缘层形成，用于与第二接触焊盘电连接。 在所得结构上形成第三绝缘层（530'）。 通过选择性蚀刻第三绝缘层形成带状开口部分（531）。 然后在所得结构上形成存储节点接触体（810）。 每个存储节点接触体由第三绝缘层上的扩展部分（811）和与第一接触焊盘连接的本体部分（815）制成。