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公开(公告)号：KR100164806B1
公开(公告)日：1999-02-01
申请号：KR1019950026602
申请日：1995-08-25
Applicant: 삼성전자주식회사
IPC: G11C11/407
CPC classification number: G11C29/842
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
동기식 반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
동기식 반도체 메모리장치에서 리던던시 디코더의 출력을 동기신호에 동기시켜 출력한다.
3. 발명의 해결 방법의 요지
동기식 반도체 메모리장치의 리던던시 디코더회로가, 리던던시 디코딩신호를 발생하는 공통노드와, 공통 노드에 병렬 연결되어 리던던시 어드레스를 프로그램할 수 있는 퓨즈들과 연결되고 제어단이 입력 어드레스에 연결되는 스위칭수단들로 구성되어 리던던시디코딩신호를 발생하는 수단과, 상기 공통노드에 연결되며, 동기신호에 의해 스위칭되어 공통노드의 출력을 리던던시디코딩신호로 출력하는 수단으로 구성되어, 동기신호의 동작주기에서 리던던시디코딩신호의 출력통로를 형성하고 비동작주기에서 리던던시디코딩신호의 출력통로를 차단한다.
4. 발명의 중요한 용도
동기식 반도체 메모리장치에서 리던던시 디코더의 출력을 동기신호에 동기 출력하므로서, 리던던시 속도를 향상시키고 어드레스 스큐 및 동작전류를 방지할 수 있다.-
公开(公告)号：KR100153615B1
公开(公告)日：1998-12-01
申请号：KR1019950034854
申请日：1995-10-11
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야:
반도체 메모리 장치의 센스앰프회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제;
커플링 노이즈를 줄여 오동작을 제거할 수 있는 센스앰프회로를 제공함에 있다.
3. 발명의 해결방법의 요지 ;
전압전류 변환기로 부터 변환된 전류를 인가받는 두 입력단자인 제1,2감지라인과 출력단자사이에 각기 접속되고 베이스를 통해 등화동작을 제어하기 위한 제어신호를 베이스로 인가받는 제1,2바이폴라 트랜지스터와, 상기 출력단자와 전원전압사이에 각기 접속된 저항을 적어도 구비함을 요지로 한다.
4. 발명의 중요한 용도 ;
센스앰프에 적합하게 사용된다.-
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公开(公告)号：KR1019970051280A
公开(公告)日：1997-07-29
申请号：KR1019950067030
申请日：1995-12-29
Applicant: 삼성전자주식회사
Inventor： 권익수
IPC: G11C11/407
Abstract: 본 발명은 동기 메모리를 위한 클럭 샘플링 장치는 제공하는데 있다. 그 장치는 어드레스 입력신호가 제1레벨이고, 반전된 외부 클럭신호가 제2레벨이면 외부 클록신호가 제1레벨에서 제2레벨로 전이할때까지 제1레벨을 래치하는 래치 잠금 수단과, 어드레스 입력신호가 제1레벨이고, 외부 클럭이 제2레벨에서 제1레벨로 전이하면 제1레벨을 외부 클럭이 제1레벨에서 제2레벨로 전이할 때까지 유지하여 샘플링 기능을 수행하는 표본수단고, 표본 수단의 출력 및 상기 래치 잠금 수단의 출력을 입력하고, 표본 수단의 출력을 우선으로 제2레벨에서 제1레벨로 전이하면 입력한 신호를 제2레벨에서 제1레벨로 전이하고, 전이된 신호를 메인 워드라인으로 출력하기 위해 디코딩하는 디코더로 출력하는 래치 수단을 구비하는 것을 특징으로 하고, 종래의 방법처럼 셋업클럭을 추가할 필요가 없으므로, 초고속의 동기 메모리에서 레 싱의 우려가 없고, 정교한 짧은 펄스 구현이 필요 없으며, 셋업 시간 및 홀드 시간 윈도우를 거의 "0"으로 할 수 있는 효과가 있다.
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公开(公告)号：KR1019970023406A
公开(公告)日：1997-05-30
申请号：KR1019950034854
申请日：1995-10-11
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
반도체 메모리 장치의 센스앰프회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
커플링 노이즈를 줄여 오동작을 제거할 수 있는 센스앰프회로를 제공함에 있다.
3. 발명의 해결방법의 요지
전압전류 변화기로부터 변화된 전류를 인가받는 두 입력단자인 제1, 2감지라인과 출력단자사이에 각기 접속되고 베이스를 통해 등화동작을 제어하기 위한 제어신호를 베이스로 인가받는 제1, 2바이폴라 트랜지스터와, 상기 출력단자와 전원전압사이에 각기 접속된 저항을 적어도 구비함을 요지로 한다.
4. 발명의 중요한 용도
센스앰프에 적합하게 사용된다.-
Patent Agency Ranking
公开(公告)号：KR1020000074508A
公开(公告)日：2000-12-15
申请号：KR1019990018507
申请日：1999-05-21
Applicant: 삼성전자주식회사
IPC: H03K5/14
Abstract: PURPOSE: A setup skew reducing circuit is provided which inputs a clock signal output from a clock driver to a multiple driving means by compensating time delay generated by a line resistance and a line capacity of an inner signal line to reduce setup skew. CONSTITUTION: A setup skew reducing circuit includes a clock driver(100) for receiving a clock signal and outputting it, a plurality of delayers(211,212,...21N), serially connected to the clock driver, for sequentially delaying the clock signal output from the clock driver, and a plurality of driving means(220,221,...22N) for performing a predetermined operation according to the clock signal output from the delayers. The setup skew reducing circuit is constructed in such a manner that the clock signals output from the first to last delayer are sequentially applied to the last to first driving means.
Abstract translation: 目的：提供一种设置偏斜降低电路，通过补偿由线路电阻产生的时间延迟和内部信号线的线路容量，从而将从时钟驱动器输出的时钟信号输入到多个驱动装置，以减少设置偏差。 构成：设置偏斜减小电路包括用于接收时钟信号并将其输出的时钟驱动器（100），与时钟驱动器串联连接的多个延迟器（211,212，... 21N），用于顺序地延迟时钟信号输出 以及用于根据从延迟器输出的时钟信号执行预定操作的多个驱动装置（220,221，... 22N）。 设置偏斜减小电路被构造成使得从第一到最后延迟器输出的时钟信号被顺序地施加到最后到第一驱动装置。
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公开(公告)号：KR100266747B1
公开(公告)日：2000-09-15
申请号：KR1019970081003
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: G11C11/34
CPC classification number: G11C7/1048
Abstract: PURPOSE: A semiconductor device including an impedance adjusting circuit is provided to match the impedance of a data driving circuit determined by the impedance adjusting circuit with the data line impedance exactly to reduce the reflection of the data due to impedance mismatch. CONSTITUTION: The semiconductor device including the impedance adjusting circuit includes the first pad, a plurality of second pads, a reference voltage level generator(106), a current source(109), a comparator(111), a code generator(112) and a data driver(101). The first pad is coupled with separate resistor corresponding to the individual impedance of the data lines. The second pads are coupled with the data lines, respectively. The reference voltage level generator generates a predetermined reference voltage level. The current source provides a variable current to the first pad with response to the code signal. The comparator compares the voltages of the first pad and the reference one to generate a control signal when the two are not equal. The code generator generates the code signal with response to the control signal. The a data driver drives the data signals on the data lines which are coupled with the second pads with response to the code signal.
Abstract translation: 目的：提供一种包括阻抗调节电路的半导体器件，用于将由阻抗调节电路确定的数据驱动电路的阻抗与数据线阻抗精确匹配，以减少由于阻抗失配引起的数据反射。 构成：包括阻抗调节电路的半导体器件包括第一焊盘，多个第二焊盘，参考电压电平发生器（106），电流源（109），比较器（111），代码发生器（112）和 数据驱动器（101）。 第一焊盘与对应于数据线的单独阻抗的单独的电阻耦合。 第二焊盘分别与数据线耦合。 参考电压电平发生器产生预定的参考电压电平。 电流源通过响应于代码信号向第一焊盘提供可变电流。 当两者不相等时，比较器比较第一焊盘和参考电压的电压以产生控制信号。 代码生成器响应于控制信号生成代码信号。 a数据驱动器响应于代码信号驱动与第二焊盘耦合的数据线上的数据信号。
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公开(公告)号：KR1019980069481A
公开(公告)日：1998-10-26
申请号：KR1019970006552
申请日：1997-02-28
Applicant: 삼성전자주식회사
Inventor： 권익수
IPC: G11C11/413
Abstract: 본 발명은 센스앰프 신호를 수신하여 피드백 신호를 출력하는 피드백 블록을 채용하여 그 출력되는 피드백신호를 워드라인을 디스에이블 되게 하는 제어신호로써 사용함을 특징으로 한다.
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公开(公告)号：KR1019980026423A
公开(公告)日：1998-07-15
申请号：KR1019960044852
申请日：1996-10-09
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 고집적 구조의 메모리에서 개선된 데이타 라이트 동작을 제공하기 위하여 개시된 반도체 메모리 장치의 라이트 드라이버 회로는, 라이트 모드에서 입력되는 상보레벨의 데이타를 각기 수신 및 차동적으로 증폭하는 차동증폭부와, 상기 차동증폭부의 두 출력을 각기 소오스단자를 통해 데이타 라인 쌍에 제공하는 소오스 폴로워부를 구비하여, 상기 데이타 라인 쌍간에 나타나는 전압레벨의 스윙폭을 메모리 셀을 라이트할 수 있는 최소의 스윙폭만큼으로 제공되게 함에 의해 상기 라이트모드 이후의 동작에의 전환이 풀 스윙에 비해 빠르게 되도록 하는 것을 특징으로 한다.
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公开(公告)号：KR1019970055496A
公开(公告)日：1997-07-31
申请号：KR1019950059516
申请日：1995-12-27
Applicant: 삼성전자주식회사
Inventor： 권익수
IPC: H03K19/00
Abstract: 정 사이클에서 누설전류를 보상하고 동작속도 향상을 위하여 바이폴라 트랜지스터로 구성한 단일 위상 다이나믹 래치 클록킹을 위한 ECL 회로를 개시한다. 입력신호 IN과 INB, 클록 신호 XKB를 입력으로 하여 출력신호 LTB와 LT를 출력하는 ECL 데이타 홀드회로; 상기 데이터 홀드회로의 출력신호 LTB와 LT, 클록신호 XK를 입력으로 하여 출력신호 LFB와 LF를 출력하는 ECL 데이터 래치회로; 및 상기 데이터 래치회로의 출력신호 LEB와 LF, 클록 신호 XK를 입력으로 하여 출력신호 OUTBn과 OUTn을 출력하는 ECL 데이터 셋업회로로 구성된 다이나믹 래치 클럭킹을 위한 ECL 회로를 제공한다. 상기 홀드회로, 래치회로 및 셋업회로는 각각 클록신호 XK, XKB에 의해 ECL 스윙으로 제어된다.
따라서, 본 발명에 의하면 다이나믹 래치 클록킹 회로를 바이폴라 트랜지스터로 구성함으로써 CMOS 다이나믹 회로의 문제점인 장 사이클시의 누설전류 문제를 보상하고 동작속도를 향상시킨 단일 위상 다이나믹 래치 클록킹을 위한 ECL 회로를 얻게된다.
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