-
公开(公告)号：KR1020130098004A
公开(公告)日：2013-09-04
申请号：KR1020120019765
申请日：2012-02-27
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/6681 , H01L21/02255 , H01L21/32053 , H01L21/76224 , H01L27/092 , H01L29/517 , H01L29/66545 , H01L29/66795 , H01L29/7848 , H01L29/785
Abstract: PURPOSE: A field effect transistor and a manufacturing method thereof are provided to form a gate insulation layer with improved electrical and structural properties. CONSTITUTION: An active fin is formed by patterning a substrate (S10). A gate insulation layer which covers the active fin is formed (S20). A sacrificial gate pattern crossing the active fin is formed on the gate insulation layer (S30). A gate spacer is formed on the sidewall of the sacrificial gate pattern (S40). A source electrode and a drain electrode are formed on both sides of the sacrificial gate pattern (S50). A silicide pattern is formed on the source and drain electrodes (S60). A gate electrode filling a gap area is formed (S70). A wiring structure which is connected to the source and drain electrodes is formed (S80). [Reference numerals] (S10) Form an active fin; (S20) Form a gate insulation layer; (S30) Form a sacrificial gate pattern; (S40) Form a gate spacer; (S50) Form source and drain electrodes; (S60) Form a silicide pattern; (S70) Form a gate electrode; (S80) Form a wiring structure
Abstract translation: 目的：提供场效应晶体管及其制造方法，以形成具有改进的电和结构特性的栅绝缘层。 构成：通过图案化衬底形成活性鳍（S10）。 形成覆盖有源散热片的栅极绝缘层（S20）。 在栅极绝缘层上形成与有源鳍状物交叉的牺牲栅极图案（S30）。 在牺牲栅极图案的侧壁上形成栅极间隔物（S40）。 源极电极和漏电极形成在牺牲栅极图案的两侧（S50）。 在源极和漏极上形成硅化物图案（S60）。 形成填充间隙区域的栅电极（S70）。 形成连接到源极和漏极的布线结构（S80）。 （附图标记）（S10）形成活动翅片; （S20）形成栅绝缘层; （S30）形成牺牲栅格图案; （S40）形成栅极间隔物; （S50）形成源极和漏极; （S60）形成硅化物图案; （S70）形成栅电极; （S80）形成配线结构
-
公开(公告)号：KR1020160095454A
公开(公告)日：2016-08-11
申请号：KR1020150016730
申请日：2015-02-03
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/027 , H01L21/033
CPC classification number: H01L21/3086 , H01L21/823431 , H01L21/845 , H01L29/66795 , H01L29/785 , H01L21/0273 , H01L21/0332
Abstract: 본발명의기술적사상에의한반도체소자의제조방법은, 반도체기판에복수의활성핀들을형성하는단계와, 상기복수의활성핀들상에제1 하드마스크층및 제2 하드마스크층을차례로형성하고, 상기제2 하드마스크층을식각하여제2 하드마스크패턴을형성하는단계와, 상기제2 하드마스크패턴을트리밍(trimming)하는단계와, 상기제1 하드마스크층상에제1 포토레지스트패턴을형성하고, 트리밍된제2 하드마스크패턴및 상기제1 포토레지스트패턴을함께식각마스크로제1 하드마스크층을식각하여제1 하드마스크패턴을형성하는단계와, 상기제1 하드마스크패턴을식각마스크로상기복수의활성핀들을식각하여활성핀 패턴을형성하는단계를포함한다.
Abstract translation: 一种制造半导体器件的方法包括：在半导体衬底上形成多个激活引脚的步骤; 在所述多个激活销上依次形成第一硬掩模层和第二硬掩模层的步骤，通过蚀刻所述第二硬掩模层形成第二硬掩模图案; 修剪第二硬掩模图案的步骤; 在第一硬掩模层上形成第一光致抗蚀剂图案的步骤，以及通过蚀刻作为蚀刻掩模的第一硬掩模层与第二硬掩模图案形成第一硬掩模图案，以及第一光刻胶 模式; 以及通过用作为蚀刻掩模的第一硬掩模图案蚀刻激活销来形成激活销图案的步骤。
-
公开(公告)号：KR101876793B1
公开(公告)日：2018-07-11
申请号：KR1020120019765
申请日：2012-02-27
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/6681 , H01L21/02255 , H01L21/32053 , H01L21/76224 , H01L27/092 , H01L29/517 , H01L29/66545 , H01L29/66795 , H01L29/7848 , H01L29/785
Abstract: 전계효과트랜지스터및 그제조방법이제공된다. 이방법은기판을패터닝하여활성핀을형성하고, 활성핀을덮는게이트절연막을형성하고, 게이트절연막상에활성핀을가로지르는희생게이트패턴을형성하고, 희생게이트패턴의측벽에게이트스페이서를형성하고, 희생게이트패턴의양측에소스/드레인전극들을형성하고, 소스/드레인전극들상에실리사이드패턴들을형성한후, 희생게이트패턴을게이트패턴으로대체하는단계를포함할수 있다.
-
公开(公告)号：KR1020160093980A
公开(公告)日：2016-08-09
申请号：KR1020150014955
申请日：2015-01-30
Applicant: 삼성전자주식회사
IPC: H01L29/786 , H01L29/66 , H01L21/20
CPC classification number: H01L29/66545 , H01L21/32105 , H01L21/32134 , H01L21/32139 , H01L29/165 , H01L29/513 , H01L29/517 , H01L29/66553 , H01L29/66636 , H01L29/66795 , H01L29/7848 , H01L29/7869 , H01L21/20 , H01L29/66348
Abstract: 본발명은반도체소자제조방법에관한것이다. 본발명에따른반도체소자제조방법은기판상에더미게이트를형성하고, 더미게이트상에더미게이트마스크를형성하고, 기판상에, 더미게이트및 더미게이트마스크의적어도일측면을덮는게이트스페이서를형성하고, 더미게이트의적어도일측에기판을식각하여리세스를형성하고, 리세스내에에피성장을통해에피택셜막을형성하는것을포함하되, 더미게이트마스크를형성하는것은, 더미게이트마스크하부와더미게이트상에산화막을형성하는것을포함한다.
Abstract translation: 本发明涉及半导体器件的制造方法。 根据本发明的制造半导体器件的方法如下：在衬底上形成虚拟栅极; 在虚拟栅极上形成虚拟栅极掩模; 在所述基板上形成栅极间隔物，覆盖所述伪栅极和所述伪栅极掩模的至少一个侧表面; 通过蚀刻所述基板在所述伪栅极的至少一侧上形成凹部; 以及通过外延生长在凹槽内形成外延膜。 形成伪栅极掩模包括在伪栅极掩模的下部上的形成氧化物膜和伪栅极。
-
-
-
Search Results
4
records
(took 0.02 seconds)
