公开(公告)号：KR102094752B1

公开(公告)日：2020-03-31

申请号：KR1020190127568

申请日：2019-10-15

Applicant: 삼성전자주식회사

Inventor： 강명길 ,  김성봉 ,  오창우 ,  김동원

IPC: H01L21/8234 ,  H01L29/78 ,  H01L27/088 ,  H01L27/11 ,  H01L29/775

公开(公告)号：KR101912582B1

公开(公告)日：2018-12-28

申请号：KR1020120043279

申请日：2012-04-25

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  강명길 ,  정영채

IPC: H01L27/11 ,  H01L21/8244

Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 영역과 제2 영역이 정의된 기판, 상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀과, 상기 제1 핀 상에 상기 제1 핀을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 양측의 상기 제1 핀 내에 형성된 제1 리세스와, 상기 제1 리세스 내에 형성되는 상기 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터, 및 상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀과, 상기 제2 핀 상에 상기 제2 핀을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 양측의 상기 제2 핀 내에 형성된 제2 리세스와, 상기 제2 리세스 내에 형성되는 상기 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터를 포함하고, 상기 제1 게이트 전극과 상기 제1 소오스/드레인 사이의 제1 거리와, 상기 제2 게이트 전극과 상기 제2 소오스/드레인 사이의 제2 거리는 서로 다르다.

公开(公告)号：KR1020160035651A

公开(公告)日：2016-04-01

申请号：KR1020140126733

申请日：2014-09-23

Applicant: 삼성전자주식회사

Inventor： 강명길 ,  김동원 ,  김일룡 ,  오창우 ,  조근휘 ,  후카이,토시노리

IPC: H01L27/115 ,  H01L29/78

CPC classification number: H01L28/20 ,  H01L27/0629 ,  H01L27/11507

Abstract: 본발명의실시예에따른저항소자는기판, 상기기판에배치되어일 방향으로배열된활성영역들을정의하는소자분리막, 상기활성영역들상의상기기판으로부터수직으로돌출된저항패턴들이상기일 방향으로연결되어형성된저항막, 및상기저항막상에배치되는콘택전극들을포함한다.

Abstract translation: 根据本发明的实施例，电阻器包括：基板; 设置在所述基板上并且被配置为限定沿一个方向布置的有源区域的器件分离膜; 电阻膜，其包括在有源区上从基板垂直突出并在一个方向上彼此连接的电阻图案; 和布置在电阻膜上的接触电极。 因此，电阻器根据电阻膜的长度具有预定的电阻值。

公开(公告)号：KR1020140094917A

公开(公告)日：2014-07-31

申请号：KR1020130007573

申请日：2013-01-23

Applicant: 삼성전자주식회사

Inventor： 석성대 ,  강희수 ,  박성일 ,  오창우

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/764 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7856 ,  H01L29/0653

Abstract: Provided is a semiconductor device. The semiconductor device includes a gate electrode which crosses a semiconductor fin arranged on a substrate, a gate insulating layer which is interposed between the gate electrode and the semiconductor fin, a 3D-structural channel region which is defined in the semiconductor fin under the gate electrode, a first interlayer insulator film which is formed in the semiconductor fin of both sides of the gate electrode and covers the entire surface of the substrate except the gate electrode and impurity regions separated from the gate electrode, a first contact plug which penetrates the first interlayer insulator film and touches the impurity regions, and a second interlayer insulator film which covers the gate electrode and partly fills a space between the impurity regions and the gate electrode to define an air gap between the impurity regions and the gate electrode.

Abstract translation: 提供一种半导体器件。 该半导体器件包括：栅极电极，与跨过衬底上的半导体鳍片交叉;栅极绝缘层，介于栅极电极和半导体鳍片之间;三维结构沟道区域，其限定在半导体鳍片下面的栅电极 形成在所述栅电极的两侧的所述半导体翅片中并且覆盖除了所述栅电极以外的所述基板的整个表面以及与所述栅电极分离的杂质区域的第一层间绝缘膜，穿过所述第一中间层的第一接触插塞 绝缘体膜并且接触杂质区域;以及第二层间绝缘膜，其覆盖栅电极并且部分地填充杂质区域和栅电极之间的空间，以限定杂质区域和栅电极之间的气隙。

公开(公告)号：KR1020140067407A

公开(公告)日：2014-06-05

申请号：KR1020120134593

申请日：2012-11-26

Applicant: 삼성전자주식회사

Inventor： 석성대 ,  오창우 ,  박성일

IPC: H01L27/085 ,  H01L27/105

CPC classification number: H01L27/0924 ,  H01L21/823412 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823821 ,  H01L27/0883 ,  H01L27/0886 ,  H01L27/0922

Abstract: A semiconductor device is provided. A first transistor and a second transistor including a nano-active region protruded from a substrate, a source region and a drain region on both ends of the nano-active region, and a channel forming region between the source region and the drain region are provided. The source region and the drain region of the first transistor are conductive type same as the source region and the drain region of the second transistor, wherein a threshold voltage of the second transistor is lower than the first transistor. The channel forming region of the second transistor includes a same kind impurity region having the same conductive type with the source region and the drain region of the second transistor, but a different conductive type with the channel forming region between the source region and the drain region of the first transistor.

Abstract translation: 提供半导体器件。 本发明提供一种第一晶体管和第二晶体管，其包括从纳米活性区两端的基板，源极区域和漏极区域突出的纳米有源区域和源极区域与漏极区域之间的沟道形成区域 。 第一晶体管的源极区域和漏极区域是与第二晶体管的源极区域和漏极区域相同的导电类型，其中第二晶体管的阈值电压低于第一晶体管。 第二晶体管的沟道形成区域包括与第二晶体管的源极区域和漏极区域具有相同导电类型的相同种类的杂质区域，但是在源极区域和漏极区域之间具有沟道形成区域的不同的导电类型 的第一晶体管。

公开(公告)号：KR1020130107136A

公开(公告)日：2013-10-01

申请号：KR1020120028996

申请日：2012-03-21

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  강명길 ,  김범수 ,  윤종식

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/1041 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/063 ,  H01L29/0649 ,  H01L29/0676 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/785

Abstract: PURPOSE: A field effect transistor and a semiconductor device including the same are provided to improve the characteristic of mobility by forming a fin portion protruding from a substrate. CONSTITUTION: A fin portion (F) connects a source region and a drain region. A gate electrode pattern (147) intersects with the fin portion and is extended. A gate dielectric layer (145) is positioned between the fin portion and the gate electrode pattern. A semiconductor layer (131) is positioned between the fin portion and the gate dielectric layer. The dopant concentration of the semiconductor layer is different from the dopant concentration of the fin portion.

Abstract translation: 目的：提供场效应晶体管和包括该场效应晶体管的半导体器件，以通过形成从衬底突出的鳍部分来改善迁移率的特性。 构成：翅片部分（F）连接源极区域和漏极区域。 栅电极图案（147）与鳍部相交并延伸。 栅介质层（145）位于鳍部与栅电极图案之间。 半导体层（131）位于翅片部分和栅极电介质层之间。 半导体层的掺杂剂浓度不同于散热片部分的掺杂剂浓度。

公开(公告)号：KR1020130098004A

公开(公告)日：2013-09-04

申请号：KR1020120019765

申请日：2012-02-27

Applicant: 삼성전자주식회사

Inventor： 이충호 ,  이동구 ,  이승철 ,  이형석 ,  남선아 ,  오창우 ,  이종욱 ,  한송이

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/6681 ,  H01L21/02255 ,  H01L21/32053 ,  H01L21/76224 ,  H01L27/092 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

Abstract: PURPOSE: A field effect transistor and a manufacturing method thereof are provided to form a gate insulation layer with improved electrical and structural properties. CONSTITUTION: An active fin is formed by patterning a substrate (S10). A gate insulation layer which covers the active fin is formed (S20). A sacrificial gate pattern crossing the active fin is formed on the gate insulation layer (S30). A gate spacer is formed on the sidewall of the sacrificial gate pattern (S40). A source electrode and a drain electrode are formed on both sides of the sacrificial gate pattern (S50). A silicide pattern is formed on the source and drain electrodes (S60). A gate electrode filling a gap area is formed (S70). A wiring structure which is connected to the source and drain electrodes is formed (S80). [Reference numerals] (S10) Form an active fin; (S20) Form a gate insulation layer; (S30) Form a sacrificial gate pattern; (S40) Form a gate spacer; (S50) Form source and drain electrodes; (S60) Form a silicide pattern; (S70) Form a gate electrode; (S80) Form a wiring structure

Abstract translation: 目的：提供场效应晶体管及其制造方法，以形成具有改进的电和结构特性的栅绝缘层。 构成：通过图案化衬底形成活性鳍（S10）。 形成覆盖有源散热片的栅极绝缘层（S20）。 在栅极绝缘层上形成与有源鳍状物交叉的牺牲栅极图案（S30）。 在牺牲栅极图案的侧壁上形成栅极间隔物（S40）。 源极电极和漏电极形成在牺牲栅极图案的两侧（S50）。 在源极和漏极上形成硅化物图案（S60）。 形成填充间隙区域的栅电极（S70）。 形成连接到源极和漏极的布线结构（S80）。 （附图标记）（S10）形成活动翅片; （S20）形成栅绝缘层; （S30）形成牺牲栅格图案; （S40）形成栅极间隔物; （S50）形成源极和漏极; （S60）形成硅化物图案; （S70）形成栅电极; （S80）形成配线结构

公开(公告)号：KR100843717B1

公开(公告)日：2008-07-04

申请号：KR1020070064532

申请日：2007-06-28

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  박동건

IPC: H01L21/02 ,  H01L21/336

CPC classification number: H01L29/7841 ,  H01L27/1203 ,  H01L27/1207 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A semiconductor device having a floating body element and a bulk body element and a manufacturing method thereof are provided to form a circuit having various functions on one chip by forming a system on chip having a bulk body element and a floating body element. A substrate includes a bulk body element region and a floating body element region. An isolation layer is formed to define an active region of the substrate corresponding to the bulk body element region and to define a plurality of first buried patterns(124a) and a plurality of active patterns(106a) on the substrate corresponding to a first element region(A) of the floating body element region. A first buried dielectric layer is inserted between the first buried patterns and the substrate and between the first buried patterns and the first active patterns.

Abstract translation: 提供具有浮体元件和块体元件的半导体器件及其制造方法，通过形成具有块体元件和浮体元件的芯片上的系统，在一个芯片上形成具有各种功能的电路。 衬底包括体本体元件区域和浮体元件区域。 形成隔离层以限定对应于体本体元件区域的衬底的有源区，并且限定多个第一掩埋图案（124a）和在衬底上的与第一元件区域对应的多个有源图案（106a） （A）的浮体元件区域。 第一掩埋介电层插入在第一掩埋图案和衬底之间以及第一掩埋图案与第一有源图案之间。

公开(公告)号：KR100823704B1

公开(公告)日：2008-04-21

申请号：KR1020060102190

申请日：2006-10-20

Applicant: 삼성전자주식회사

Inventor： 김나영 ,  오창우 ,  김성환 ,  최용락

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L21/28282 ,  H01L27/115 ,  H01L29/66833 ,  H01L29/78648 ,  H01L29/7923

Abstract: A memory device and a fabricating method thereof are provided to increase the integration of a non-volatile memory device by forming plural charge trapping layer patterns in one active pattern. An active pattern(30) is formed on a semiconductor substrate, and a first charge trapping layer pattern(15) is formed on a portion of the active pattern. A first gate electrode is formed on the first charge trapping layer pattern, and a second charge trapping layer pattern(25) is formed on a portion of a sidewall of the active pattern in a first direction. A second gate electrode(50) is formed on the second charge trapping layer pattern in the first direction. A source/drain region(70) is in the active pattern.

Abstract translation: 提供了一种存储器件及其制造方法，以通过在一个有源图案中形成多个电荷俘获层图案来增加非易失性存储器件的集成。 在半导体衬底上形成有源图案（30），并且在活性图案的一部分上形成第一电荷俘获层图案（15）。 第一栅电极形成在第一电荷俘获层图案上，并且在有源图案的侧壁的一部分上沿第一方向形成第二电荷俘获层图案（25）。 第二栅极电极（50）在第一方向上形成在第二电荷俘获层图案上。 源/漏区（70）处于活动模式。

公开(公告)号：KR100583725B1

公开(公告)日：2006-05-25

申请号：KR1020030078711

申请日：2003-11-07

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  박동건 ,  최정동 ,  김민상 ,  김성민

IPC: H01L21/336

CPC classification number: H01L21/823481 ,  H01L21/76283 ,  H01L29/1079 ,  H01L29/78

Abstract: 부분적으로 절연된 전계효과 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법을 제공한다. 차례로 적층된 하부 반도체막, 희생막 및 상부 반도체막으로 구성되는 반도체 기판을 형성한 후, 상기 희생막을 제거하여 상기 하부 반도체막과 상기 상부 반도체막 사이에 매몰 갭영역을 형성한다. 이후, 상기 반도체 기판에 트랜지스터들을 형성한다. 이때, 상기 희생막은 에피택시얼 성장 기술로 형성된 결정질 반도체일 수 있다.