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公开(公告)号：KR100689665B1
公开(公告)日：2007-03-08
申请号：KR1020030078195
申请日：2003-11-06
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L28/10 , H01F41/041 , H01F2017/0046 , H01L23/5227 , H01L27/08 , H01L2924/0002 , H01L2924/00
Abstract: 저렴한 비용으로 제조할 수 있는 SOC용 인덕터의 제조 방법이 개시되어 있다. 상기 인덕터는 하부 배선 상에 형성된 씨드층으로부터 성장한 인접하는 도전성 패턴들이 수평 및 수직 성장을 통해 서로 연결되어 형성된 도전성 라인을 포함한다. 전해 또는 무전해 도금 공정을 적용하여 저렴한 비용으로 간단하게 인덕터를 제조할 수 있으며, 도전성 라인의 폭 및 높이를 원하는 수준까지 향상시킬 수 있으므로 높은 단차를 갖는 나선형 구조의 인덕터를 형성할 수 있다.
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公开(公告)号：KR1020050114952A
公开(公告)日：2005-12-07
申请号：KR1020040040085
申请日：2004-06-02
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76847 , H01L21/76877
Abstract: 선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체를 형성하는 방법이 제공된다. 이 방법은 반도체기판 상에 평탄화된 하부절연막을 형성하고, 상기 하부절연막 내에 하부구리배선을 형성하는 것을 포함한다. 상기 반도체기판 상에 식각저지막 및 층간절연막을 차례로 형성한다. 이어서, 상기 층간절연막 및 상기 식각저지막을 차례로 패터닝 하여 비아 홀을 형성한 후, 상기 비아 홀을 세정하여 상기 하부구리배선을 노출한다. 상기 노출된 하부구리배선 상에 선택적장벽금속층을 형성한다. 상기 비아 홀 내벽에 확산방지금속막 및 구리씨드막을 차례로 형성한다. 상기 구리씨드막을 이용하여 상기 비아 홀을 채우는 콘택플러그를 형성한다. 상기 콘택플러그 와 상기 하부구리배선 연결부 주변은 상기 선택적장벽금속층에 의하여 완전히 채워지거나 최소한의 빈 공간만 남게 된다. 상기 빈 공간이 존재한다 하여도, 상기 선택적장벽금속층으로 상기 하부구리배선이 덮이기 때문에 더 이상 상기 빈 공간의 성장이 방지된다. 따라서 상기 콘택플러그 및 상기 하부구리배선의 신뢰성을 향상시키는 효과를 얻을 수 있다.
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公开(公告)号：KR100642633B1
公开(公告)日：2006-11-10
申请号：KR1020040043165
申请日：2004-06-11
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L21/76841 , H01L21/76846 , H01L21/7685 , H01L23/5223 , H01L28/60 , H01L2924/0002 , H01L2924/00
Abstract: 엠아이엠 캐패시터 및 그의 제조 방법을 개시한다. 상기 엠아이엠 캐패시터는 반도체 기판 상에 배치된 층간 절연막을 구비한다. 상기 층간 절연막 내에 서로 이격된 하부 금속 배선 및 하부 금속 전극이 배치된다. 상기 하부 금속 배선 및 하부 금속 전극 각각의 상부면에 캐핑막이 배치된다. 상기 하부 금속 배선, 상기 하부 금속 전극, 상기 캐핑막 및 상기 층간 절연막을 덮는 금속 층간 절연막이 배치된다. 상기 금속 층간 절연막을 관통하여 상기 하부 금속 배선 상의 상기 캐핑막을 노출시키는 비아홀이 배치된다. 상기 금속 층간 절연막 내에 상기 비아홀의 상부를 가로지르는 상부 금속 배선 그루브가 배치된다. 상기 금속 층간 절연막을 관통하여 상기 하부 금속 전극을 노출시키는 적어도 하나의 캐패시터 트렌치 영역이 배치된다. 상기 상부 금속 배선 그루브를 채우되, 상기 비아홀을 통하여 상기 하부 금속 배선에 전기적으로 연결된 상부 금속 배선이 배치된다. 상기 캐패시터 트렌치 영역의 내벽을 덮은 유전막 및 상기 유전막에 의해 둘러싸여진 상기 커패시터 트렌치 영역을 채우는 상부 금속 전극이 배치된다.
듀얼 다마신(Dual damascene), 사진 공정(Photo Masking process), 상부 전극(Top plate), 구리(copper)-
公开(公告)号：KR1020050098715A
公开(公告)日：2005-10-12
申请号：KR1020040024244
申请日：2004-04-08
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L28/10 , H01L21/26506 , H01L21/76224
Abstract: 반도체 기판에 그라운드 실드(Ground Shield)를 갖는 반도체 장치들 및 그 제조방법들을 제공한다. 이 장치들 및 그 제조방법들은 반도체 장치의 구동 동안 인덕터 라인(Inductor Line)의 에너지 분산을 최소화해서 인덕터의 인덕턴스(Inductance)를 향상시키기 위한 방안을 제시해 준다. 이를 위해서, 반도체 장치에 인덕터 라인이 배치된다. 상기 인덕터 라인 하부의 상기 반도체 기판에 그라운드 실드가 위치된다. 이때에, 상기 그라운드 실드는 소정 면적의 불순물 이온영역 및 그 이온영역 내 트랜치 절연막으로 한정된 적어도 하나의 활성영역으로 이루어진다. 이를 통해서, 상기 그라운드 실드를 갖는 반도체 장치는 인덕터의 인덕턴스를 향상시켜서 고객이 요구하는 큐 값("Q" Value)을 갖는 인덕터가 장착되어질 수 있다.
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公开(公告)号：KR1020050073949A
公开(公告)日：2005-07-18
申请号：KR1020040002081
申请日：2004-01-12
Applicant: 삼성전자주식회사
IPC: H01L21/3205
CPC classification number: H01L21/76844 , H01L21/2855
Abstract: 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는 방법 및 그것에 의해 제조된 반도체소자가 개시된다. 이 방법은 반도체기판 상에 도전패턴 및 상기 도전패턴을 덮는 절연막을 형성하는 것을 구비한다. 상기 절연막을 패터닝하여 상기 도전패턴의 적어도 일부를 노출시키는 개구부를 형성한다. 그 후, 상기 개구부가 형성된 반도체기판 상에 선택적 증착기술을 사용하여 확산방지막을 형성한다. 이때, 상기 확산방지막은 상기 개구부 내부에 노출된 상기 절연막 상에서 보다 상기 노출된 도전패턴 상에서 얇도록 형성된다. 그 후, 상기 확산방지막을 식각하여 리세스된 확산방지막을 형성한다. 이에 따라, 상기 개구부를 채우는 금속플러그 또는 금속배선에서 상기 절연막으로 금속원자들이 확산되는 것을 방지하면서 비아저항을 최소화할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020160035651A
公开(公告)日：2016-04-01
申请号：KR1020140126733
申请日：2014-09-23
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L29/78
CPC classification number: H01L28/20 , H01L27/0629 , H01L27/11507
Abstract: 본발명의실시예에따른저항소자는기판, 상기기판에배치되어일 방향으로배열된활성영역들을정의하는소자분리막, 상기활성영역들상의상기기판으로부터수직으로돌출된저항패턴들이상기일 방향으로연결되어형성된저항막, 및상기저항막상에배치되는콘택전극들을포함한다.
Abstract translation: 根据本发明的实施例，电阻器包括：基板; 设置在所述基板上并且被配置为限定沿一个方向布置的有源区域的器件分离膜; 电阻膜，其包括在有源区上从基板垂直突出并在一个方向上彼此连接的电阻图案; 和布置在电阻膜上的接触电极。 因此，电阻器根据电阻膜的长度具有预定的电阻值。
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公开(公告)号：KR1020140122638A
公开(公告)日：2014-10-20
申请号：KR1020130079824
申请日：2013-07-08
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/785 , H01L21/823431 , H01L29/41791 , H01L29/66795
Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장되는 액티브 핀, 상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 일 측에 배치된 상기 액티브 핀 상에 형성된 제1 불순물 영역, 및 상기 게이트 전극의 타 측에 배치된 상기 액티브 핀 상에 형성된 제2 불순물 영역을 포함하되, 상기 제1 및 제2 불순물 영역 중 적어도 하나는 확장된(extended) 불순물 영역이고, 상기 확장된 불순물 영역의 상면 일부는, 그 상부에 상기 게이트 전극이 배치된 상기 액티브 핀의 상면과 실질적으로(substantially) 동일한 높이에 형성된다.
Abstract translation: 提供半导体器件及其制造方法。 半导体器件包括：从基板突出并沿第一方向延伸的有源引脚; 栅极电极沿着第一方向在第二方向上延伸; 形成在所述有源引脚上的第一杂质区，布置在所述栅电极的一侧; 以及形成在设置在栅电极的另一侧上的有源引脚上的第二杂质区。 第一或第二杂质区域是扩展的杂质区域。 扩展杂质区域的上表面的一部分基本上形成在与其上侧包括栅电极的有源销的上表面相同的高度。
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公开(公告)号：KR100629260B1
公开(公告)日：2006-09-29
申请号：KR1020040040085
申请日：2004-06-02
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체를 형성하는 방법이 제공된다. 이 방법은 반도체기판 상에 평탄화된 하부절연막을 형성하고, 상기 하부절연막 내에 하부구리배선을 형성하는 것을 포함한다. 상기 반도체기판 상에 식각저지막 및 층간절연막을 차례로 형성한다. 이어서, 상기 층간절연막 및 상기 식각저지막을 차례로 패터닝 하여 비아 홀을 형성한 후, 상기 비아 홀을 세정하여 상기 하부구리배선을 노출한다. 상기 노출된 하부구리배선 상에 선택적장벽금속층을 형성한다. 상기 비아 홀 내벽에 확산방지금속막 및 구리씨드막을 차례로 형성한다. 상기 구리씨드막을 이용하여 상기 비아 홀을 채우는 콘택플러그를 형성한다. 상기 콘택플러그 와 상기 하부구리배선 연결부 주변은 상기 선택적장벽금속층에 의하여 완전히 채워지거나 최소한의 빈 공간만 남게 된다. 상기 빈 공간이 존재한다 하여도, 상기 선택적장벽금속층으로 상기 하부구리배선이 덮이기 때문에 더 이상 상기 빈 공간의 성장이 방지된다. 따라서 상기 콘택플러그 및 상기 하부구리배선의 신뢰성을 향상시키는 효과를 얻을 수 있다.
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公开(公告)号：KR100558009B1
公开(公告)日：2006-03-06
申请号：KR1020040002081
申请日：2004-01-12
Applicant: 삼성전자주식회사
IPC: H01L21/3205
CPC classification number: H01L21/76844 , H01L21/2855
Abstract: 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는 방법 및 그것에 의해 제조된 반도체소자가 개시된다. 이 방법은 반도체기판 상에 도전패턴 및 상기 도전패턴을 덮는 절연막을 형성하는 것을 구비한다. 상기 절연막을 패터닝하여 상기 도전패턴의 적어도 일부를 노출시키는 개구부를 형성한다. 그 후, 상기 개구부가 형성된 반도체기판 상에 선택적 증착기술을 사용하여 확산방지막을 형성한다. 이때, 상기 확산방지막은 상기 개구부 내부에 노출된 상기 절연막 상에서 보다 상기 노출된 도전패턴 상에서 얇도록 형성된다. 그 후, 상기 확산방지막을 식각하여 리세스된 확산방지막을 형성한다. 이에 따라, 상기 개구부를 채우는 금속플러그 또는 금속배선에서 상기 절연막으로 금속원자들이 확산되는 것을 방지하면서 비아저항을 최소화할 수 있다.
선택적 증착기술(selective deposition technique), 확산방지막(diffusion barrier layer), 구리배선(Cu interconnect), 다마신 공정(damascene process), 장벽금속막(barrier metal layer)-
公开(公告)号：KR1020050117893A
公开(公告)日：2005-12-15
申请号：KR1020040043165
申请日：2004-06-11
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L21/76841 , H01L21/76846 , H01L21/7685 , H01L23/5223 , H01L28/60 , H01L2924/0002 , H01L2924/00
Abstract: 엠아이엠 캐패시터 및 그의 제조 방법을 개시한다. 상기 엠아이엠 캐패시터는 반도체 기판 상에 배치된 층간 절연막을 구비한다. 상기 층간 절연막 내에 서로 이격된 하부 금속 배선 및 하부 금속 전극이 배치된다. 상기 하부 금속 배선 및 하부 금속 전극 각각의 상부면에 캐핑막이 배치된다. 상기 하부 금속 배선, 상기 하부 금속 전극, 상기 캐핑막 및 상기 층간 절연막을 덮는 금속 층간 절연막이 배치된다. 상기 금속 층간 절연막을 관통하여 상기 하부 금속 배선 상의 상기 캐핑막을 노출시키는 비아홀이 배치된다. 상기 금속 층간 절연막 내에 상기 비아홀의 상부를 가로지르는 상부 금속 배선 그루브가 배치된다. 상기 금속 층간 절연막을 관통하여 상기 하부 금속 전극을 노출시키는 적어도 하나의 캐패시터 트렌치 영역이 배치된다. 상기 상부 금속 배선의 그루브를 채우되, 상기 비아홀을 통하여 상기 하부 금속 배선에 전기적으로 연결된 상부 금속 배선이 배치된다. 상기 캐패시터 트렌치 영역의 내벽을 덮은 유전막 및 상기 유전막에 의해 둘러싸여진 상기 커패시터 트렌치 영역을 채우는 상부 금속 전극이 배치된다.
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