公开(公告)号：KR1020040031532A

公开(公告)日：2004-04-13

申请号：KR1020020061083

申请日：2002-10-07

Applicant: 삼성전자주식회사

Inventor： 한영탁 ,  문제길

IPC: H03K19/00

Abstract: PURPOSE: An asynchronous digital multiplexer having a power saving mode for generating an output signal without a glitch is provided to perform a low-power high-speed switching operation by generating the output signal without the glitch in the power saving mode. CONSTITUTION: An asynchronous digital multiplexer having a power saving mode for generating an output signal without a glitch includes an edge detection circuit(10), a selection synchronization circuit(30), a clock signal synchronization circuit(50), and a power saving mode selection circuit(70). The edge detection circuit(10) receives a data selection signal, detects an edge, and generates the first control signal. The selection synchronization circuit(30) receives the data signal, the first clock input signal, and the second clock input signal and selects one of the first clock input signal and the second clock input signal according to the second control signal. The clock signal synchronization circuit(50) receives the first control signal and an output signal of the selection synchronization circuit, synchronizes the first control signal with the selected clock input signal, and generates the second control signal. The power saving mode selection circuit(70) receives the second control signal, an output signal of the clock signal synchronization circuit, and a power-down signal and an output clock signal.

Abstract translation: 目的：提供具有用于产生没有毛刺的输出信号的省电模式的异步数字多路复用器，以通过在省电模式中产生毛刺而产生输出信号来执行低功率高速切换操作。 构成：具有用于产生没有毛刺的输出信号的省电模式的异步数字多路复用器包括边缘检测电路（10），选择同步电路（30），时钟信号同步电路（50）和省电模式 选择电路（70）。 边缘检测电路（10）接收数据选择信号，检测边缘，并产生第一控制信号。 选择同步电路（30）接收数据信号，第一时钟输入信号和第二时钟输入信号，并根据第二控制信号选择第一时钟输入信号和第二时钟输入信号中的一个。 时钟信号同步电路（50）接收第一控制信号和选择同步电路的输出信号，使第一控制信号与所选择的时钟输入信号同步，并产生第二控制信号。 省电模式选择电路（70）接收第二控制信号，时钟信号同步电路的输出信号，以及掉电信号和输出时钟信号。

公开(公告)号：KR1020160126330A

公开(公告)日：2016-11-02

申请号：KR1020150057271

申请日：2015-04-23

Applicant: 삼성전자주식회사

Inventor： 이동한 ,  문제길 ,  김욱 ,  안민선 ,  임윤혁 ,  전기문 ,  정재수 ,  최범근 ,  하정수

IPC: H01L23/367 ,  H01L23/488 ,  H01L25/07 ,  H01L25/065

CPC classification number: H01L23/481 ,  H01L23/367 ,  H01L24/14 ,  H01L25/0657 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2924/1432

Abstract: 반도체패키지는반도체칩 및확장다이(die)를포함한다. 상기확장다이는상기반도체칩과결합된다. 상기반도체칩에서미리정해진기준온도이상의열을발생하는지점에해당하는발열점이상기확장다이의중앙에해당하는중앙영역에배치된다. 본발명에따른반도체패키지는반도체칩의발열점을확장다이의중앙에해당하는중앙영역에배치함으로써열 전달성능을향상시킬수 있다.

Abstract translation: 提供一种半导体封装，包括：半导体芯片; 以及设置在所述半导体芯片上的延伸模具，其中，所述半导体芯片包括被配置为在所述半导体芯片中产生大于或等于预定基准温度的温度的加热点，所述加热点设置在所述半导体芯片的中心区域中 死

公开(公告)号：KR1020080015529A

公开(公告)日：2008-02-20

申请号：KR1020060076933

申请日：2006-08-16

Applicant: 삼성전자주식회사

Inventor： 문제길

IPC: G06F9/06 ,  G06F9/30

CPC classification number: G06F9/3808 ,  G06F9/384 ,  G06F9/328 ,  G06F9/3814

Abstract: An instruction fetch system is provided to use trace constructed in accordance with a program executing sequence in place of an instruction cache and to maintain a dynamic instruction sequence. An instruction fetch system comprises a filtering circuit(31), a basic block based cache(33), a fast hit buffer(35) and a multiplexer(37). The filtering circuit(31) constructs trace by using instructions inputted from a processor, and constructs basic blocks by using the instructions according to a sequence of the trace. The basic block based cache(33) stores the basic blocks according to tags within the basic blocks. The fast hit buffer(35) stores information on the basic blocks previously used in the basic block based cache(33). The multiplexer(37) selects a hit instruction among instructions inputted from a main memory, the basic block based cache(33) and the fast hit buffer(35), and outputs the hit instruction.

Abstract translation: 提供指令提取系统以使用根据程序执行顺序构成的跟踪代替指令高速缓存并保持动态指令序列。 指令提取系统包括滤波电路（31），基于基于块的高速缓存（33），快速命中缓冲器（35）和多路复用器（37）。 滤波电路（31）通过使用从处理器输入的指令来构造跟踪，并且通过使用根据跟踪序列的指令构建基本块。 基于块的高速缓存（33）根据基本块内的标签存储基本块。 快速命中缓冲器（35）存储关于先前在基于块的高速缓存（33）中使用的基本块的信息。 复用器（37）从主存储器，基于块的高速缓存（33）和快速命中缓冲器（35）输入的指令中选择命令指令，并输出命中指令。