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公开(公告)号：KR101275758B1
公开(公告)日：2013-06-14
申请号：KR1020070072964
申请日：2007-07-20
Applicant: 삼성전자주식회사
IPC: H01L27/11
CPC classification number: H01L21/8221 , H01L27/0688 , H01L27/1108 , H01L27/1207
Abstract: 복수개의적층된트랜지스터들을구비하는반도체소자가제공된다. 상기반도체소자는반도체기판상에형성된하부절연막과, 상기하부절연막상에형성된상부채널바디패턴을구비한다. 상기상부채널바디패턴내에소오스영역및 드레인영역이제공되고, 상기소오스영역및 상기드레인영역사이의상기상부채널바디패턴상에비금속전송게이트전극이배치된다. 상기비금속전송게이트전극, 상기상부채널바디패턴및 상기하부절연막은중간절연막으로덮여지고, 상기중간절연막내에상기비금속전송게이트전극의적어도상부면과접촉하는금속워드라인이배치된다. 상기금속워드라인의측벽상에절연성스페이서가제공되고, 상기중간절연막및 상기하부절연막내에상기상부채널바디패턴내의상기소오스영역과접촉하는금속노드플러그가배치된다. 상기반도체소자의제조방법또한제공된다.
Abstract translation: 根据示例性实施例的半导体器件可以具有多个堆叠的晶体管。 半导体器件可以具有形成在半导体衬底上的下绝缘层和形成在下绝缘层上的上沟道体图案。 源极区域和漏极区域可以形成在上部通道主体图案内，并且非金属转移栅极电极可以设置在源极和漏极区域之间的上部通道主体图案上。 非金属转移栅电极，上通道体图案和下绝缘层可以被中间绝缘层覆盖。 金属字线可以设置在中间绝缘层内以接触非金属转移栅电极的至少上表面。 绝缘间隔物可以设置在金属字线的侧壁上。 金属节点插头可以设置在中间绝缘层和下绝缘层内以接触上通道主体图案的源区域。 示例性实施例还涉及制造上述半导体器件的方法。
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公开(公告)号：KR1020090009566A
公开(公告)日：2009-01-23
申请号：KR1020070072964
申请日：2007-07-20
Applicant: 삼성전자주식회사
IPC: H01L27/11
CPC classification number: H01L21/8221 , H01L27/0688 , H01L27/1108 , H01L27/1207
Abstract: A semiconductor device having a plurality of laminated transistors and a manufacturing method thereof are provided to form a gate electrode of a thin film transistor functioning as a transmission transistor through a non-metal conductive material film, thereby reducing etching damage applied to a body pattern and improving an operation speed of the transmission transistor. A semiconductor device comprises a bottom insulating layer(23) formed on a semiconductor substrate(1), and an upper channel body pattern(27) formed on the bottom insulating layer. A source area(33s) and a drain area(33d) are provided within the upper channel body pattern. A non-metal transfer gate electrode(31a) is arranged on the upper channel body pattern between the drain area and the source area. The transfer gate electrode and the source/drain areas comprise a transmission transistor(TT1). The transmission transistor and the bottom insulating layer are covered with an intermediate insulating film(35). A metal word line(45) contacting at least an upper surface of the non-metal transfer gate electrode is arranged within the intermediate insulating film. An insulating spacer(43) is provided on a side wall of the metal word line A metal node plug(37) contacting the source area within the upper channel body pattern is arranged within the intermediate insulating film and bottom insulating layer.
Abstract translation: 提供具有多个层叠晶体管的半导体器件及其制造方法，以通过非金属导电材料膜形成用作透射晶体管的薄膜晶体管的栅电极，从而减少施加于主体图案的蚀刻损伤， 提高了传输晶体管的操作速度。 半导体器件包括形成在半导体衬底（1）上的底部绝缘层（23）和形成在底部绝缘层上的上部通道体图案（27）。 源区域（33s）和漏区（33d）设置在上通道体图案内。 在漏极区域和源极区域之间的上通道主体图案上设置有非金属转移栅电极（31a）。 传输栅极电极和源极/漏极区域包括透射晶体管（TT1）。 透射晶体管和底部绝缘层被中间绝缘膜（35）覆盖。 与非金属转移栅电极的至少上表面接触的金属字线（45）布置在中间绝缘膜内。 在金属字线A的侧壁上设置绝缘间隔物（43），在中间绝缘膜和底部绝缘层内配置有与上部通道主体图形内的源极区域接触的金属节点插头（37）。
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公开(公告)号：KR101529052B1
公开(公告)日：2015-06-16
申请号：KR1020090007386
申请日：2009-01-30
Applicant: 삼성전자주식회사
IPC: H01L27/11 , H01L21/8244 , G11C11/412
CPC classification number: H01L27/1104 , G11C11/412 , H01L27/0688 , H01L27/11
Abstract: 풀씨모스에스램은반도체기판의제1액티브영역에제1게이트및 제1소오스및 드레인영역들을구비하는제1트랜지스터와, 반도체기판의제2액티브영역에제2게이트및 제2소오스및 드레인영역들을구비하는제2트랜지스터와, 반도체기판상부의제1층에제3게이트및 제3소오스및 드레인영역들을구비하는제3트랜지스터와, 제1층에제4게이트및 제4소오스및 드레인영역들을구비하는제4트랜지스터와, 제1층상부의제2층에제5게이트및 제5소오스및 드레인영역들을구비하는제5트랜지스터와, 제2층에제6게이트및 제6소오스및 드레인영역들을구비하는제6트랜지스터를구비한다. 제1게이트와제2게이트사이그리고제3게이트및 제4게이트사이의제2층상에제1방향과교차하는제2방향으로일직선으로배열되는워드라인을포함한다. 제3 및제4게이트들은제1 및제2게이트와오버랩되어구성되고, 제5 및제6게이트들이제1 및제2게이트그리고제3 및제4게이트와오버랩되지않게구성된다.
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公开(公告)号：KR1020110107268A
公开(公告)日：2011-09-30
申请号：KR1020110001087
申请日：2011-01-05
Applicant: 삼성전자주식회사
IPC: H01L21/8244 , H01L27/11
Abstract: 본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 반도체 메모리 장치는 제1 도전형을 갖는 제1 웰 영역, 및 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판에 형성되고, 제1 웰 영역에 일렬로 형성되어 전원 단자를 공유하는 제1 및 제2 풀업 소자들, 제2 웰 영역에 제1 풀업 소자와 인접하게 배치되는 제1 풀다운 소자, 제3 웰 영역에 제2 풀업 소자와 인접하게 배치되는 제2 풀다운 소자, 제2 웰 영역에 제2 풀업 소자와 인접하게 배치되는 제1 액세스 소자, 및 제3 웰 영역에 제1 풀업 소자와 인접하게 형성되는 제2 액세스 소자를 포함한다.
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公开(公告)号：KR1020100007247A
公开(公告)日：2010-01-22
申请号：KR1020080067795
申请日：2008-07-11
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/522 , H01L27/11 , H01L27/1108 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: An interconnection structure and electronic device employing the same are provided to improve the degree of integration by reducing the sizes of the wirings. CONSTITUTION: The first connection pattern(25) is located in the level higher than the first, and second device (D1, D2). The upper connection pattern(40) is located in the level higher than the first, and second device. Therefore, and, the other device can be formed between the first device region (DR1) and the second device region (DR2). The width and the reduction of interval among upper wirings of upper wirings are minimized.
Abstract translation: 目的：提供一种互连结构和使用该互连结构的电子设备，以通过减小布线的尺寸来提高集成度。 构成：第一连接图案（25）位于比第一连接图案（D1，D2）高的位置。 上连接图案（40）位于比第一和第二装置高的高度。 因此，可以在第一设备区域（DR1）和第二设备区域（DR2）之间形成另一个设备。 上布线上布线之间的宽度和间距减小最小化。
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Patent Agency Ranking
公开(公告)号：KR1020100088271A
公开(公告)日：2010-08-09
申请号：KR1020090007387
申请日：2009-01-30
Applicant: 삼성전자주식회사
IPC: H01L27/11
CPC classification number: H01L27/0688 , G11C11/412 , H01L27/0207 , H01L27/11
Abstract: PURPOSE: A stacked type loadless random access memory device is provided to reduce the cell size by laminating a pair of transmission transistors in the upper part of a pair of driving transistors. CONSTITUTION: A SRAM(static random access memory device) comprises a first, a second transistors, a third, and a fourth transistor. The first and the second transistors are arranged in the first and the second active regions of a semiconductor substrate(100). The third and the fourth transistor are arranged in the first and the second semiconductor layers on the upper part of the first and the second transistor. The first drain region of the first transistor, the third drain region(185a) of the third transistor, and the second gate of the second transistor are electrically contacted through the first contact node. The second drain region of the second transistor, the fourth drain region of the fourth transistor, and the first gate of the first transistor are electrically contacted through the second contact node.
Abstract translation: 目的：提供一种堆叠型无负载随机存取存储器件，通过在一对驱动晶体管的上部层叠一对透射晶体管来减小电池尺寸。 构成：SRAM（静态随机存取存储器件）包括第一晶体管，第三晶体管和第四晶体管。 第一和第二晶体管被布置在半导体衬底（100）的第一和第二有源区中。 第三和第四晶体管被布置在第一和第二晶体管的上部的第一和第二半导体层中。 第一晶体管的第一漏极区域，第三晶体管的第三漏极区域（185a）和第二晶体管的第二栅极通过第一接触节点电接触。 第二晶体管的第二漏极区域，第四晶体管的第四漏极区域和第一晶体管的第一栅极通过第二接触节点电接触。
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公开(公告)号：KR1020090125969A
公开(公告)日：2009-12-08
申请号：KR1020080052078
申请日：2008-06-03
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A semiconductor memory device having a laminating structure is provided to reduce a layout area additionally by supplying various connection structures between a driver and a sub word line and the suitable laminating structure of the sub word line or the drivers. CONSTITUTION: Sub word lines(SWL11~SWLin) of a memory cell array block(10) are arranged in one layer among at least two layers. Drivers(D) of a sub word line decoder(20) are arranged in one or more layers among at least two layers. The sub word lines of the memory cell array block are arranged in a first layer. The drivers of the sub word line driver are arranged in a second layer. The sub word lines of the memory cells are arranged in the second layer. The drivers of the sub word line driver are arranged in the first floor.
Abstract translation: 目的：提供一种具有层叠结构的半导体存储器件，通过在驱动器和子字线之间提供各种连接结构以及子字线或驱动器的合适层压结构来另外减小布局面积。 构成：存储单元阵列块（10）的子字线（SWL11〜SWLin）被布置在至少两层中的一层中。 子字线解码器（20）的驱动器（D）被布置在至少两层中的一层或多层中。 存储单元阵列块的子字线排列在第一层中。 子字线驱动器的驱动器被布置在第二层中。 存储单元的子字线排列在第二层中。 子字线驱动程序的驱动程序安排在一楼。
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公开(公告)号：KR100634459B1
公开(公告)日：2006-10-16
申请号：KR1020050074220
申请日：2005-08-12
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: A semiconductor device having a multi-layer transistor structure and its manufacturing method are provided to restrain resistance increase of a peripheral circuit transistor and to improve operation speed by forming a lowest cell transistor layer in a recessed cell array region. A semiconductor substrate(50) includes a peripheral circuit region and a cell array region that is recessed more than the peripheral circuit region. One or more local interlayer dielectrics(56,60) are formed on the recessed cell array region. Semiconductor active region patterns(58a,62a) are formed on the respective local interlayer dielectrics. A lowest layer cell transistor layer is formed on the semiconductor substrate in the recessed cell array region. One or more cell transistor layers are formed on the semiconductor active region pattern to be formed on the lowest layer cell transistor layer. A peripheral circuit transistor(Tp) is formed on the peripheral circuit region.
Abstract translation: 提供具有多层晶体管结构的半导体器件及其制造方法以抑制外围电路晶体管的电阻增加并且通过在凹入单元阵列区域中形成最低单元晶体管层来提高操作速度。 半导体衬底（50）包括外围电路区域和比外围电路区域更凹陷的单元阵列区域。 一个或多个局部层间电介质（56,60）形成在凹陷单元阵列区域上。 半导体有源区域图案（58a，62a）形成在各个局部层间电介质上。 最下层单元晶体管层形成在凹入单元阵列区域中的半导体衬底上。 一个或多个单元晶体管层形成在半导体有源区图案上以形成在最下层单元晶体管层上。 外围电路晶体管（Tp）形成在外围电路区域上。
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公开(公告)号：KR101398634B1
公开(公告)日：2014-05-22
申请号：KR1020080067795
申请日：2008-07-11
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/522 , H01L27/11 , H01L27/1108 , H01L2924/0002 , H01L2924/00
Abstract: 배선 구조체 및 이를 채택하는 전자 소자를 제공한다. 이 전자소자는 기판의 제1 회로 영역 상에 제공된 제1 및 제2 소자들(elements)을 포함한다. 상기 제1 소자와 전기적으로 연결된 제1 콘택 플러그가 제공된다. 상기 제2 소자와 전기적으로 연결된 제2 콘택 플러그가 제공된다. 상기 제1 및 제2 콘택 플러그들의 측벽들 사이에 위치하여 상기 제1 및 제2 콘택 플러그들을 전기적으로 연결시키는 상부 연결 패턴이 제공된다.
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公开(公告)号：KR1020100088270A
公开(公告)日：2010-08-09
申请号：KR1020090007386
申请日：2009-01-30
Applicant: 삼성전자주식회사
IPC: H01L27/11 , H01L21/8244 , G11C11/412
CPC classification number: H01L27/1104 , G11C11/412 , H01L27/0688 , H01L27/11
Abstract: 풀씨모스에스램은반도체기판의제1액티브영역에제1게이트및 제1소오스및 드레인영역들을구비하는제1트랜지스터와, 반도체기판의제2액티브영역에제2게이트및 제2소오스및 드레인영역들을구비하는제2트랜지스터와, 반도체기판상부의제1층에제3게이트및 제3소오스및 드레인영역들을구비하는제3트랜지스터와, 제1층에제4게이트및 제4소오스및 드레인영역들을구비하는제4트랜지스터와, 제1층상부의제2층에제5게이트및 제5소오스및 드레인영역들을구비하는제5트랜지스터와, 제2층에제6게이트및 제6소오스및 드레인영역들을구비하는제6트랜지스터를구비한다. 제1게이트와제2게이트사이그리고제3게이트및 제4게이트사이의제2층상에제1방향과교차하는제2방향으로일직선으로배열되는워드라인을포함한다. 제3 및제4게이트들은제1 및제2게이트와오버랩되어구성되고, 제5 및제6게이트들이제1 및제2게이트그리고제3 및제4게이트와오버랩되지않게구성된다.
Abstract translation: 目的：提供一种CMOS SRAM，通过将布置在一行中的最外部分中的一对晶体管的字线对准来改善栅极和位线接触节点之间的对准边缘。 构成：在每个单元区域中布置多个存储单元。 第一晶体管对布置在半导体衬底（100）上。 第二晶体管对布置在半导体衬底的上部的第一层上。 第三晶体管对设置在第一层的上部。 字线包括第三晶体管对的栅极，并且沿着第一方向排成一行。 布置位线对（240）以便在第二方向上跨越字线。
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