公开(公告)号：KR1020110107268A

公开(公告)日：2011-09-30

申请号：KR1020110001087

申请日：2011-01-05

Applicant: 삼성전자주식회사

Inventor： 임선미 ,  김용식 ,  홍희범 ,  박한병

IPC: H01L21/8244 ,  H01L27/11

Abstract: 본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 반도체 메모리 장치는 제1 도전형을 갖는 제1 웰 영역, 및 제1 웰 영역의 양 옆에 형성되고 제2 도전형을 갖는 제2 및 제3 웰 영역들을 가지는 기판에 형성되고, 제1 웰 영역에 일렬로 형성되어 전원 단자를 공유하는 제1 및 제2 풀업 소자들, 제2 웰 영역에 제1 풀업 소자와 인접하게 배치되는 제1 풀다운 소자, 제3 웰 영역에 제2 풀업 소자와 인접하게 배치되는 제2 풀다운 소자, 제2 웰 영역에 제2 풀업 소자와 인접하게 배치되는 제1 액세스 소자, 및 제3 웰 영역에 제1 풀업 소자와 인접하게 형성되는 제2 액세스 소자를 포함한다.

公开(公告)号：KR1020150105866A

公开(公告)日：2015-09-18

申请号：KR1020140027974

申请日：2014-03-10

Applicant: 삼성전자주식회사

Inventor： 임선미 ,  함주형

IPC: H01L21/336

CPC classification number: H01L29/7848 ,  H01L29/0688 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66636 ,  H01L29/7834

Abstract: 스트레서(stressor)를 갖는 반도체 소자에 관한 것이다. 기판 상에 활성 영역을 한정하는 소자 분리 막이 형성된다. 상기 활성 영역 상에 게이트 전극이 형성된다. 상기 게이트 전극에 인접한 상기 활성 영역 내에 형성되고, 제1 및 제2 측벽을 갖는 트렌치가 배치된다. 상기 트렌치 내에 스트레서(stressor)가 형성된다. 상기 트렌치의 상기 제1 측벽은 상기 게이트 전극과 가깝고 상기 소자 분리 막에서 상대적으로 멀리 떨어진다. 상기 트렌치의 상기 제2 측벽은 상기 소자 분리 막과 가깝고 상기 게이트 전극에서 상대적으로 멀리 떨어진다. 상기 트렌치의 상기 제2 측벽은 스텝(step) 모양을 갖는다.

Abstract translation: 本发明涉及一种具有应力源的半导体元件。 在衬底上形成限定有源区的元件分离膜。 在有源区中形成栅电极。 形成在与栅电极邻接的有源区域中并具有第一和第二侧壁的沟槽。 在沟槽中形成应力源。 沟槽中的第一侧壁靠近栅电极，并且远离元件分离膜。 沟槽的第二侧壁靠近元件分离膜，并且距离栅电极相对较远。 沟槽中的第二侧壁具有台阶形状。

公开(公告)号：KR1020160112105A

公开(公告)日：2016-09-28

申请号：KR1020150037177

申请日：2015-03-18

Applicant: 삼성전자주식회사

Inventor： 임선미 ,  임영달 ,  조학주

IPC: H01L29/78 ,  H01L21/762 ,  H01L21/768

CPC classification number: H01L27/0886 ,  H01L21/823431 ,  H01L21/823468 ,  H01L21/823481 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/42356 ,  H01L29/785 ,  H01L29/7846 ,  H01L21/76283 ,  H01L21/76831

Abstract: 반도체장치이제공된다. 상기반도체장치는, 기판내에형성되는액티브영역을정의하는 STI 트렌치, 상기 STI 트렌치의측벽및 바닥면을따라컨포멀하게형성되는 STI 라이너(liner), 상기 STI 라이너상에형성되고, 상기 STI 트렌치의적어도일부를매립하는소자분리막, 상기액티브영역상에배치되는제1 게이트구조체, 및상기제1 게이트구조체와이격된제2 게이트구조체를포함하되, 상기제2 게이트구조체는, 상기소자분리막과접하는게이트절연막과, 상기게이트절연막상에위치하는게이트전극과, 상기게이트전극의양측에배치되는스페이서를포함하며, 상기스페이서의하면은, 상기 STI 라이너의상면과접하도록형성된다.

Abstract translation: 提供一种半导体器件。 所述半导体器件包括：STI沟槽，其限定形成在衬底中的有源区; 沿着STI沟槽的底表面和侧壁以保形方式形成的STI衬套; 形成在STI衬垫上的元件分离膜，并且嵌入STI沟槽的至少一部分; 放置在活动区域​​上的第一门结构; 以及与第一栅极结构分离的第二栅极结构。 第二栅极结构包括：接触元件分离膜的栅极绝缘膜; 栅极放置在栅极绝缘膜上; 以及放置在栅电极两侧的间隔物。 间隔件的下表面形成为接触STI衬套的上表面。 因此，本发明能够防止晶体管的缺陷。

公开(公告)号：KR1020140049356A

公开(公告)日：2014-04-25

申请号：KR1020120115510

申请日：2012-10-17

Applicant: 삼성전자주식회사

Inventor： 임선미 ,  김경우 ,  서명수

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/1116 ,  H01L21/823892 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/092 ,  H01L27/1104

Abstract: The present invention provides a semiconductor device. The semiconductor device comprises a first well region, a second well region, and a third well region between the first and the second well regions. The first and the second well regions are first conductive types. The third well region is a second conductive type which is different from the first conductive type. A first active region is disposed in the first well region. A second active region is disposed in the second well region. A third active region is disposed closer to the second active region than to the first active region, in the third well region. A fourth active region is disposed closer to the first active region than to the second active region, in the third well region. A first conductive pattern crossing the first and the third active regions is disposed. A second conductive pattern crossing the second and the fourth active regions is disposed wherein the second conductive pattern is parallel with the first conductive pattern.

Abstract translation: 本发明提供一种半导体器件。 半导体器件包括在第一和第二阱区之间的第一阱区，第二阱区和第三阱区。 第一和第二阱区是第一导电类型。 第三阱区域是与第一导电类型不同的第二导电类型。 第一有源区设置在第一阱区中。 第二有源区域设置在第二阱区域中。 在第三阱区域中，第三有源区域比第一有源区域更靠近第二有源区域设置。 在第三阱区域中，第四有源区域比第二有源区域更靠近第一有源区域设置。 布置与第一和第三有源区交叉的第一导电图案。 布置与第二和第四有源区交叉的第二导电图案，其中第二导电图案与第一导电图案平行。

公开(公告)号：KR1020120101911A

公开(公告)日：2012-09-17

申请号：KR1020110020026

申请日：2011-03-07

Applicant: 삼성전자주식회사

Inventor： 임선미 ,  박한병 ,  차호권

IPC: H01L27/11 ,  G11C11/412 ,  G11C8/16

CPC classification number: H01L27/1104 ,  G11C8/16 ,  G11C11/412

Abstract: PURPOSE: A static random access memory cell is provided to implement the optimum integration by forming a pair of transistors at each active part. CONSTITUTION: A first NMOS active part(121) and a second NMOS active part(122) are arranged between a first PMOS active part(111) and a second PMOS active part(112). The first PMOS active part, the first NMOS active part, the second NMOS active part, and the second PMOS active part are successively arranged in the first direction. The active parts are extended in a second direction which is vertical to the first direction and are defined by a device isolation pattern formed on a semiconductor substrate. [Reference numerals] (AA) Second direction; (BB) First direction

Abstract translation: 目的：提供一个静态随机存取存储单元，通过在每个有源部分形成一对晶体管来实现最佳的积分。 构成：第一NMOS有源部分（121）和第二NMOS有源部分（122）被布置在第一PMOS有源部分（111）和第二PMOS有源部分（112）之间。 第一PMOS有源部分，第一NMOS有源部分，第二NMOS有源部分和第二PMOS有源部分依次排列在第一方向上。 有源部分在与第一方向垂直的第二方向上延伸并且由形成在半导体衬底上的器件隔离图案限定。 （附图标记）（AA）第二方向; （BB）第一方向