公开(公告)号：KR1020000007222A

公开(公告)日：2000-02-07

申请号：KR1019980026433

申请日：1998-07-01

Applicant: 삼성전자주식회사

Inventor： 박호우

IPC: H01L27/04

Abstract: PURPOSE: A capacitor fabrication method is provided to improve a contact resistance by using heavily doped and lightly doped polysilicon layers as a storage electrode. CONSTITUTION: The method comprises the steps of forming an insulating pattern(42) having contact holes(44) for storage node on a semiconductor substrate(30) having transistors; forming a heavily doped polysilicon layer(46) to fill the contact holes(44); and forming a lightly doped polysilicon layer(48) on the resultant structure; annealing the resultant structure using PH3 doping gas so as to diffuse the doping gas of the heavily doped polysilicon layer(46) into the contact hole(44), thereby decreasing the contact resistance of the contact hole(44); and growing HSG(hemi-spherical grain) layer(50) on the surface of the lightly doped polysilicon layer(48).

Abstract translation: 目的：提供电容器制造方法，通过使用重掺杂和轻掺杂的多晶硅层作为存储电极来提高接触电阻。 构成：该方法包括在具有晶体管的半导体衬底（30）上形成具有用于存储节点的接触孔（44）的绝缘图案（42）的步骤; 形成重掺杂多晶硅层（46）以填充接触孔（44）; 以及在所得结构上形成轻掺杂多晶硅层（48）; 使用PH 3掺杂气体对所得结构进行退火，以将重掺杂多晶硅层（46）的掺杂气体扩散到接触孔（44）中，从而降低接触孔（44）的接触电阻。 以及在轻掺杂多晶硅层（48）的表面上生长HSG（半球形晶粒）层（50）。

公开(公告)号：KR1020050018398A

公开(公告)日：2005-02-23

申请号：KR1020030055897

申请日：2003-08-12

Applicant: 삼성전자주식회사

Inventor： 박호우 ,  박형무

IPC: H01L21/336

CPC classification number: H01L29/4991 ,  H01L29/4983 ,  H01L29/6653 ,  H01L29/6656 ,  Y10S257/90

Abstract: PURPOSE: A semiconductor device with an air gap between a semiconductor substrate and an L-type spacer is provided to reduce parasitic capacitance near a gate electrode by forming an air gap of a relatively low dielectric constant between the horizontal part of an L-type spacer formed on the sidewall of the gate electrode and a semiconductor substrate. CONSTITUTION: A source and a drain are formed in a semiconductor substrate(100), separated from each other. A gate pattern(200) is formed on a channel region between the source and the drain. An L-type spacer(151) includes a vertical portion(152) covering the sidewalls of the gate pattern and a lateral portion(153) extended from the lower part of the vertical portion wherein the lateral portion overlaps the source and the drain. A support portion(142) supplies an air gap to a gap between at least the lateral portion of the L-type spacer and the source/drain(170), interposed between the L-type spacer and the gate pattern.

Abstract translation: 目的：提供一种在半导体衬底和L型间隔物之间​​具有气隙的半导体器件，以通过在L型间隔物的水平部分之间形成相对较低介电常数的气隙来减小栅电极附近的寄生电容 形成在栅电极的侧壁和半导体衬底上。 构成：源极和漏极形成在彼此分离的半导体衬底（100）中。 在源极和漏极之间的沟道区域上形成栅极图案（200）。 L型间隔件（151）包括覆盖栅极图案的侧壁的垂直部分（152）和从垂直部分的下部延伸的侧部（153），其中侧部与源极和漏极重叠。 支撑部分（142）将间隙供应至L型间隔件的横向部分与源/漏（170）之间的间隙，介于L型间隔件和栅极图案之间。

公开(公告)号：KR100487656B1

公开(公告)日：2005-05-03

申请号：KR1020030055897

申请日：2003-08-12

Applicant: 삼성전자주식회사

Inventor： 박호우 ,  박형무

IPC: H01L21/336

CPC classification number: H01L29/4991 ,  H01L29/4983 ,  H01L29/6653 ,  H01L29/6656 ,  Y10S257/90

Abstract: 반도체 기판과 "L"형 스페이서 사이에 에어 갭을 구비하는 반도체 소자 및 그 제조 방법을 제공한다. 반도체 기판에 서로 이격된 소오스 및 드레인이 형성된다. 상기 소오스 및 상기 드레인 사이의 채널 영역 상부에 게이트 패턴이 배치된다. 상기 게이트 패턴의 측벽들을 덮는 수직부 및 상기 수직부의 하부로부터 연장된 수평부로 구성되되, 상기 수평부가 상기 소오스 및 상기 드레인에 중첩된 "L"형 스페이서가 형성된다. 상기 "L"형 스페이서 및 상기 게이트 패턴 사이에 개재되어 적어도 상기 수평부 및 상기 소오스/드레인 사이에 에어 갭을 제공하는 지지부가 형성된다.

公开(公告)号：KR1020050030256A

公开(公告)日：2005-03-30

申请号：KR1020030066446

申请日：2003-09-25

Applicant: 삼성전자주식회사

Inventor： 유정박 ,  박호우 ,  박덕서

IPC: H01L21/60

CPC classification number: H01L24/05 ,  H01L24/03 ,  H01L2224/02166 ,  H01L2224/05 ,  H01L2924/01075

Abstract: A method of manufacturing a semiconductor device is provided to simplify manufacturing processes and to improve productivity by forming a re-wiring pattern without a bonding pad plug process. A protection layer(230) is formed on a semiconductor substrate(200) with a first metal pattern(220). A bonding pad is provided by forming a first opening for exposing the first metal pattern to the outside in the protection layer. A second metal film is formed thereon. A reflow process is performed on the resultant structure to improve contact resistance between the first metal pattern and the second metal film and to improve the profile of the second metal film. A rewiring pattern(270) is electrically connected with the first metal pattern through the bonding pad on the second metal film. A stress lessening layer(280) is formed on the resultant structure. A bump pad is provided by forming a second opening for exposing partially the rewiring layer to the outside in the stress lessening layer.

Abstract translation: 提供一种制造半导体器件的方法，以简化制造工艺并通过在没有焊盘插头工艺的情况下形成再布线图案来提高生产率。 在具有第一金属图案（220）的半导体衬底（200）上形成保护层（230）。 通过形成用于将第一金属图案暴露于保护层中的外部的第一开口来提供焊盘。 在其上形成第二金属膜。 对所得结构进行回流处理，以改善第一金属图案和第二金属膜之间的接触电阻并改善第二金属膜的轮廓。 再布线图案（270）通过第二金属膜上的接合焊盘与第一金属图案电连接。 在所得结构上形成应力减轻层（280）。 通过形成第二开口来提供凸块，用于将应力减轻层中的再布线层部分地暴露于外部。

公开(公告)号：KR1020040021775A

公开(公告)日：2004-03-11

申请号：KR1020020053122

申请日：2002-09-04

Applicant: 삼성전자주식회사

Inventor： 박호우 ,  박형무

IPC: H01L29/78

CPC classification number: H01L21/26586 ,  H01L21/28114 ,  H01L21/823857 ,  H01L29/42376

Abstract: PURPOSE: A method for forming a semiconductor transistor is provided to be capable of forming a lightly doped region and a heavily doped region by using a single notched gate pattern. CONSTITUTION: A notched gate pattern(155) having a relatively wide upper width is formed on a semiconductor substrate(100). By performing tilt ion-implantation processing using the notched gate pattern(155), a lightly doped impurity region(200) is formed in the substrate. A heavily doped impurity region is formed in the substrate by performing vertical ion-implantation processing using the notched gate pattern(155).

Abstract translation: 目的：提供一种用于形成半导体晶体管的方法，其能够通过使用单个缺口栅极图案形成轻掺杂区域和重掺杂区域。 构成：在半导体衬底（100）上形成具有较宽上宽度的缺口栅极图案（155）。 通过使用缺口栅极图案（155）进行倾斜离子注入处理，在衬底中形成轻掺杂杂质区（200）。 通过使用缺口栅极图案（155）进行垂直离子注入处理，在衬底中形成重掺杂杂质区。

公开(公告)号：KR100393216B1

公开(公告)日：2003-07-31

申请号：KR1020010008139

申请日：2001-02-19

Applicant: 삼성전자주식회사

Inventor： 황성만 ,  박형무 ,  맹동조 ,  이혜령 ,  박호우

IPC: H01L29/78

CPC classification number: H01L21/823835 ,  H01L21/823814 ,  H01L21/823864

Abstract: In a method of fabricating a metal oxide semiconductor (MOS) transistor with a lightly doped drain (LDD) structure without spacers, gate electrodes and spacers are formed on a semiconductor substrate. A high density source/drain region is formed using the gate electrodes and the spacers as masks. A low density source/drain region is formed after removing the spacers. It is possible to reduce the thermal stress of the low density source/drain region by forming the high density source/drain region before the low density source/drain region is formed and to increase an area, in which suicide is formed, by forming a structure without spacers. Also, it is possible to simplify processes of fabricating a complementary metal oxide semiconductor (CMOS) LDD transistor by reducing the number of photoresist pattern forming processes in the method.

Abstract translation: 在制造具有不带间隔物的轻掺杂漏极（LDD）结构的金属氧化物半导体（MOS）晶体管的方法中，在半导体衬底上形成栅电极和间隔物。 使用栅电极和间隔物作为掩模形成高密度源极/漏极区。 去除间隔物后形成低密度源极/漏极区。 通过在形成低密度源极/漏极区之前形成高密度源极/漏极区，并且通过形成硅化物来增加其中形成硅化物的面积，可以减小低密度源极/漏极区的热应力 没有垫片的结构。 而且，通过减少该方法中光致抗蚀剂图案形成工艺的数量，可以简化制造互补金属氧化物半导体（CMOS）LDD晶体管的工艺。

公开(公告)号：KR1020050034316A

公开(公告)日：2005-04-14

申请号：KR1020030070204

申请日：2003-10-09

Applicant: 삼성전자주식회사

Inventor： 박호우

IPC: H01L27/04

Abstract: MIM(Metal-Insulator-Metal)형 구조를 갖는 커패시터의 공정을 단순화시킬 수 있는 반도체 장치의 커패시터 제조방법에 관한 것이다. 반도체 기판 상에 제1 도전막을 형성하는 단계와 상기 제1 도전막을 패터닝하여 커패시터 영역을 한정하는 단계와 상기 제1 도전막 상에 층간절연막을 형성하는 단계와 상기 층간절연막을 패터닝하여 상기 층간절연막 내에 기준의 제1 개구부와 확장된 제2 개구부를 형성하는 단계와 상기 패턴화된 층간절연막 상과 상기 제1 도전막 상에 제2 도전막을 형성하여 상기 제1 개구부를 매립하면서 상기 제2 개구부를 콘포말하게 덮는 단계와 상기 제2 도전막 상에 유전막을 형성하는 단계와 상기 유전막과 상기 제2 도전막을 평탄화하여 상기 제1 개구부를 매립하는 플러그와 상기 제2 개구부의 프로파일을 따라 측면으로 고립되는 하부전극과 유전막 패턴을 형성하는 단계와 상기 결과물 상에 제3 도전막을 형성하는 단계와 상기 제3 도전막을 패터닝하여 상기 � ��러그 상에 제3 도전막 패턴과 상기 유전막 패턴의 프로파일을 따라 측면으로 고립되는 상부전극을 형성하는 단계를 구비하는 것이 특징이다. 제1 개구부와 제2 개구부를 동시에 형성하여 공정을 단순화하며, 양 측면의 유전막을 사용하여 커패시턴스를 향상시킨다.

公开(公告)号：KR1020020067795A

公开(公告)日：2002-08-24

申请号：KR1020010008139

申请日：2001-02-19

Applicant: 삼성전자주식회사

Inventor： 황성만 ,  박형무 ,  맹동조 ,  이혜령 ,  박호우

IPC: H01L29/78

CPC classification number: H01L21/823835 ,  H01L21/823814 ,  H01L21/823864

Abstract: PURPOSE: A method for fabricating a metal-oxide-semiconductor(MOS) transistor with a lightly-doped-drain(LDD) structure is provided to reduce thermal budget of a low density source/drain region by forming a high density source/drain region prior to the low density source/drain region, and to increase the area of silicide by forming a structure having no spacer. CONSTITUTION: A semiconductor substrate(110) is prepared. A gate electrode(140A,140B) is formed on the semiconductor substrate. A spacer is formed on both sidewalls of the gate electrode. The first impurity region(190) of the first density is formed in the semiconductor substrate at both sides of the spacer. The spacer is eliminated. The second impurity region(200) of the second density lower than the first density is formed in the semiconductor substrate at both sides of the gate electrode exposed when the spacer is removed.

Abstract translation: 目的：提供一种制造具有轻掺杂漏极（LDD）结构的金属氧化物半导体（MOS）晶体管的方法，以通过形成高密度源极/漏极区域来降低低密度源极/漏极区域的热预算 在低密度源极/漏极区域之前，并且通过形成不具有间隔物的结构来增加硅化物的面积。 构成：制备半导体衬底（110）。 在半导体衬底上形成栅电极（140A，140B）。 在栅电极的两个侧壁上形成间隔物。 第一密度的第一杂质区域（190）形成在间隔物的两侧的半导体衬底中。 间隔物被消除。 第二密度低于第一密度的第二杂质区域（200）形成在半导体衬底中，当去除间隔物时，露出的栅电极的两侧。