-
公开(公告)号：KR102136849B1
公开(公告)日：2020-07-22
申请号：KR1020130104505
申请日：2013-08-30
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
-
公开(公告)号：KR102098588B1
公开(公告)日：2020-04-08
申请号：KR1020130075821
申请日：2013-06-28
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
-
公开(公告)号：KR102037840B1
公开(公告)日：2019-10-29
申请号：KR1020130039902
申请日：2013-04-11
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
-
公开(公告)号：KR1020170086746A
公开(公告)日：2017-07-27
申请号：KR1020160005963
申请日：2016-01-18
Applicant: 삼성전자주식회사
IPC: H01L27/115 , G11C16/14 , H01L21/762
CPC classification number: H01L27/11568 , H01L27/11521 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L29/788 , H01L29/792
Abstract: 본발명의실시예에따른메모리장치는, 셀어레이영역및 상기셀 어레이영역에인접하는연결영역을갖는기판, 상기셀 어레이영역에서상기기판의상면에수직한방향으로연장되는복수의채널기둥들, 상기기판상에적층되어상기셀 어레이영역에서상기복수의채널기둥들을둘러싸며, 상기연결영역에서일 방향을따라서로다른길이로연장되어계단구조를이루는복수의게이트전극층들을포함하는게이트적층물, 상기게이트적층물상에배치되는층간절연층, 상기일 방향을따라연장되며상기게이트적층물을복수의영역으로분할하는제1 트렌치들, 및상기연결영역에서상기층간절연층내로상기일 방향을따라연장되며상기제1 트렌치들사이에배치되는적어도하나의제2 트렌치를포함한다.
Abstract translation: 根据本发明的一个实施例存储装置包括：单元阵列区和垂直的一个方向在所述衬底的上表面在衬底中延伸的多个信道支柱，其具有邻近于所述单元阵列区域的连接区域中的单元阵列区域中， 一种栅叠层，包括多个栅电极层，所述多个栅电极层堆叠在衬底上并围绕所述单元阵列区中的所述多个沟道列，并且在所述连接区中沿着一个方向在不同方向上延伸以形成阶梯结构， 绝缘层设置在层状物体到图像层，并延伸沿着所述一个方向与沿着延伸，所述第一方向为所述在所述第一沟槽层间绝缘层，并且用于把所述栅极堆叠的多个区域，其中，所述的连接区域 并且至少一个第二沟槽设置在第一沟槽之间。
-
公开(公告)号：KR1020160137750A
公开(公告)日：2016-12-01
申请号：KR1020150070648
申请日：2015-05-20
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: G11C13/0026 , G11C13/0004 , G11C13/0007 , G11C2213/53 , G11C2213/71 , G11C2213/75 , H01L27/24 , H01L27/2454 , H01L27/2481
Abstract: 본발명은반도체메모리소자에관한것으로, 제1 방향을따라이격되고각각규칙적으로배열된복수개의수직채널들을포함하는복수개의셀 어레이영역들, 및상기복수개의셀 어레이영역들사이에제공된더미셀 영역을포함한다. 상기셀 어레이영역들은상기수직채널들이규칙적으로배열된패턴을가지며, 상기더미셀 영역은상기셀 어레이영역들사이에서상기규칙적인패턴을구현하는복수개의더미채널들을포함한다.
Abstract translation: 提供半导体器件。 半导体器件包括交替栅极和绝缘层的堆叠。 半导体器件包括虚拟单元区域。 半导体器件包括多个位线和多个辅助位线。 多个辅助位线中的一些具有不同的相应长度。 还提供了形成半导体器件的相关方法。
-
Patent Agency Ranking
公开(公告)号：KR1020150133914A
公开(公告)日：2015-12-01
申请号：KR1020140060421
申请日：2014-05-20
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/11582 , H01L23/528 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L2924/0002 , H01L29/783 , H01L29/7831 , H01L29/7843 , H01L2924/00
Abstract: 3차원반도체소자는셀 영역및 연결영역을포함하는기판, 상기셀 영역에제공되고, 상기기판상에적층된게이트전극들, 상기게이트전극들을관통하며제1 게이트유전패턴을포함하는수직채널구조물, 상기셀 영역의상기게이트전극들로부터상기연결영역으로연장된패드들, 상기패드들을관통하며, 제2 게이트유전패턴을포함하는더미필라, 및상기수직채널구조물과상기기판사이, 및상기더미필라와기판사이에각각배치된반도체패턴들을포함하되, 상기제1 게이트유전패턴및 상기제2 게이트유전패턴은상기반도체패턴들상에배치되고, 상기제2 게이트유전패턴은상기반도체패턴의상부면을완전히덮을수 있다.
Abstract translation: 本发明的三维半导体器件包括：包括单元区域和连接区域的基板; 设置在单元区域并堆叠在基板上的栅电极; 垂直沟道结构，其穿过所述栅极并且包括第一栅极电介质图案; 焊盘从单元区域中的栅电极延伸到连接区域; 穿过所述焊盘并包括第二栅极电介质图案的虚拟柱; 以及分别设置在垂直沟道结构和衬底之间以及虚拟柱和衬底之间的半导体图案。 第一栅极电介质图案和第二栅极电介质图案布置在半导体图案上，并且第二栅极电介质图案可以完全覆盖半导体图案的上表面。
-
公开(公告)号：KR1020140122890A
公开(公告)日：2014-10-21
申请号：KR1020130039902
申请日：2013-04-11
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11556 , H01L27/11582 , H01L29/7889 , H01L29/7926 , H01L21/823487 , H01L27/11578
Abstract: 반도체 장치는 셀 영역 및 연결 영역을 구비한다. 상기 셀 영역 및 상기 연결 영역을 갖는 기판상에 절연막들과 희생막들을 교대로 적층하여 스택을 형성한다. 상기 셀 영역에서 상기 스택을 관통하여 상기 기판에 연결되는 복수개의 수직 채널들을 형성하고, 상기 연결 영역에서 상기 스택을 관통하고 서로 깊이가 다른 복수개의 콘택 홀들을 형성한다. 상기 복수개의 콘택 홀들 측벽에 절연 스페이서들을 형성하고, 상기 희생막들을 선택적으로 제거한다. 상기 희생막들이 제거된 영역에, 상기 셀 영역의 복수개의 워드라인들 및 상기 복수개의 워드라인들로부터 연장된 상기 연결 영역의 워드라인 패드들을 형성하는 것을 포함하는 반도체 메모리 장치 형성 방법이 개시된다.
Abstract translation: 半导体器件包括单元区域和连接区域。 公开了制造半导体器件的方法。 通过在具有单元区域和连接区域的基板上交替堆叠绝缘层和牺牲层来形成堆叠。 在单元区域中，在单元区域中形成穿透堆叠并连接到基板的垂直沟道。 在连接区域中形成穿透堆叠并具有不同深度的接触孔。 绝缘垫片形成在接触孔的侧壁中。 牺牲层被选择性地去除。 在除去牺牲层的区域中形成字线和从字线延伸的连接区域的单元区域的字线和字线焊盘。
-
公开(公告)号：KR1020130098003A
公开(公告)日：2013-09-04
申请号：KR1020120019764
申请日：2012-02-27
Applicant: 삼성전자주식회사
CPC classification number: G11C11/21 , G11C8/12 , G11C13/00 , G11C13/0004 , G11C13/0007 , G11C13/0023 , G11C13/004 , G11C16/0408 , G11C16/08 , G11C2213/71 , G11C2213/78
Abstract: PURPOSE: A method of reading a vertical resistance memory device rapidly performs a reading operation by providing a reading voltage to a selected word line and 0V to a selected bit line. CONSTITUTION: A vertical resistance memory device (100) includes a plurality of resistance cells (RC) and a plurality of strings including a string selection transistor (SST). The resistance cells are connected between horizontal electrodes (HN) and vertical electrodes (VN) exiting on a plurality of layers. The string selection transistor connects the vertical electrode to a bit line. A reading voltage is provided to a selected word line. A reading prohibition voltage is provided to unselected word lines or floats the unselected word lines. A detection reference voltage is provided to selected bit lines.
Abstract translation: 目的：读取垂直电阻存储器件的方法通过向所选位线提供读取电压并将0V提供给所选择的位线来快速执行读取操作。 构成：垂直电阻存储器件（100）包括多个电阻单元（RC）和包括串选择晶体管（SST）的多个串。 电阻单元连接在离开多个层的水平电极（HN）和垂直电极（VN）之间。 串选择晶体管将垂直电极连接到位线。 读取电压被提供给选定的字线。 读取禁止电压被提供给未选择的字线或浮动未选择的字线。 检测参考电压被提供给所选择的位线。
-
公开(公告)号：KR1020130098002A
公开(公告)日：2013-09-04
申请号：KR1020120019762
申请日：2012-02-27
Applicant: 삼성전자주식회사
CPC classification number: G11C7/00 , G11C5/06 , G11C11/16 , G11C11/21 , G11C11/22 , G11C13/0004 , G11C13/0007 , G11C13/0069 , G11C2213/31 , G11C2213/32 , G11C2213/71 , G11C2213/72 , G11C2213/77 , G11C2213/79
Abstract: PURPOSE: A method of programming a vertical resistance memory device rapidly performs a programming operation by providing a set voltage to a selected word line, 0V to selected bit lines, and a set prohibition voltage to unselected word lines and unselected bit lines. CONSTITUTION: A vertical resistance memory device (100) includes resistance cells (RC) and a plurality of strings including a string selection transistor (SST). The resistance cells are connected between horizontal electrodes (HN) and vertical electrodes (VN) existing on a plurality of layers. The string selection transistor connects the vertical electrode to a corresponding bit line. A set voltage is provided to a selected word line, and a set prohibition voltage is provided to unselected word lines. A bit voltage is provided to selected bit lines, and a bit prohibition voltage is provided to unselected bit lines.
Abstract translation: 目的：编程垂直电阻存储器件的方法通过向所选择的字线提供设定电压，将0V设置到选定位线，以及将未设置的字线和未选位线的设定禁止电压快速地执行编程操作。 构成：垂直电阻存储器件（100）包括电阻单元（RC）和包括串选择晶体管（SST）的多个串。 电阻单元连接在存在于多个层上的水平电极（HN）和垂直电极（VN）之间。 串选择晶体管将垂直电极连接到相应的位线。 向所选择的字线提供设定电压，并且对未选择的字线提供设定的禁止电压。 向所选择的位线提供一个位电压，并且向未选位线提供位禁止电压。
-
公开(公告)号：KR1020120030815A
公开(公告)日：2012-03-29
申请号：KR1020100092578
申请日：2010-09-20
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11582 , H01L21/28282 , H01L21/31144 , H01L21/32139 , H01L23/5283 , H01L27/0207 , H01L27/11565 , H01L27/1157 , H01L27/11578 , H01L29/66833 , H01L29/7926 , H01L2924/0002 , H01L2924/00 , H01L27/0688
Abstract: PURPOSE: A 3D semiconductor device and a manufacturing method thereof are provided to increase the integration degree of a lamination structure by reducing an area of a pad. CONSTITUTION: A 3D semiconductor device includes a lamination structure and a vertical channel structure(210). The lamination structure includes conductive layers laminated on a substrate. The vertical channel structures pass through the lamination structure. The distance between sidewalls of a top conductive layer and a bottom conductive layer at a first direction which is parallel to an upper side of a substrate is shorter than the distance between the sidewalls of the top conductive layer and the bottom conductive layer at a second direction crossing with the first direction. Bit lines electrically connect vertical channel structures.
Abstract translation: 目的：提供一种3D半导体器件及其制造方法，通过减小焊盘的面积来提高叠层结构的集成度。 构成：3D半导体器件包括层叠结构和垂直沟道结构（210）。 叠层结构包括层叠在基板上的导电层。 垂直通道结构通过层压结构。 第一方向上的顶导电层和底导电层之间的距离平行于衬底的上侧比第二方向上的顶导电层和底导电层的侧壁之间的距离短 与第一个方向交叉。 位线电连接垂直通道结构。
-
-
-
-
-
-
-
-
-
Search Results
85
records
(took 0.03 seconds)
