公开(公告)号：KR1020030090282A

公开(公告)日：2003-11-28

申请号：KR1020020028331

申请日：2002-05-22

Applicant: 삼성전자주식회사

Inventor： 소진호

IPC: H01L27/108

Abstract: PURPOSE: A method for forming an HSG layer on a bottom electrode of a capacitor is provided to perform various processes within one process chamber by changing process conditions according to each process. CONSTITUTION: A capacitor having a bottom electrode is shifted to an HSG layer generation/PH3 annealing process chamber in order to generate an HSG layer(T2). The HSG layer is formed on the bottom electrode in the HSG layer generation/PH3 annealing process chamber(T4). The temperature of the HSG layer generation/PH3 annealing process chamber is changed to the high temperature(T6). A PH3 annealing process is performed on the HSG layer in the HSG layer generation/PH3 annealing process chamber(T8). The capacitor including the HSG layer is discharged from the HSG layer generation/PH3 annealing process chamber(T10).

Abstract translation: 目的：提供一种在电容器的底部电极上形成HSG层的方法，以通过根据每个工艺改变工艺条件来在一个处理室内执行各种工艺。 构成：具有底部电极的电容器移动到HSG层生成/ PH3退火处理室以产生HSG层（T2）。 HSG层形成在HSG层生成/ PH3退火处理室（T4）的底部电极上。 HSG层生成/ PH3退火处理室的温度变为高温（T6）。 在HSG层生成/ PH3退火处理室（T8）中的HSG层上进行PH3退火处理。 包含HSG层的电容器从HSG层生成/ PH3退火处理室（T10）排出。

公开(公告)号：KR1019940012404A

公开(公告)日：1994-06-23

申请号：KR1019920020851

申请日：1992-11-07

Applicant: 삼성전자주식회사

Inventor： 김우섭 ,  소진호 ,  조성범 ,  이화준

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치의 테스트 방법 및 회로를 공개한다. 그방법은 메모리 셀 어레이를 구비한 반도체 메모리 장치의 테스트 방법에 있어서, 상기 메모리 셀 어레이의 테스트를 위한 준비를 하는 준비 단계, 상기 준비 단계를 수행한 후에 모드를 결정하기 위한 모드 결정 단계, 상기 모드 결정 단계 후에 테스트 사이클을 결정하고, 결정된 사이클 타이밍에 응답하여 Y마아치 방법에 따라 어드레스를 발생하고 라이트, 리드 동작의 테스트를 수행하는 테스느 수행 단계, 만일 상기 테스트 수행단계의 결과 메모리 셀에 입력되는 어드레스와 메모리 셀로 부터 출력되는 데이타를 비교하는 비교단계, 및 상기 단계들을 수행하는 도중에 리플래쉬 요구 신호가 들어오면 리플래쉬를 수행하는 리플래쉬 수행단계로 이루어져 있다. 또한, 그 회로는 상기 방법을 구현하기 위하여 제어신호 발생수단, 기본신호 발생수단, 어드레스 발생수단, 데이타 발생수단, 비교수단, 및 리플래쉬 수단을 구비하고 있다.
따라서, 테스트 타임을 줄일 수 있고 더욱 더 신뢰성 있는 테스트를 수행할 수 있다.

公开(公告)号：KR100817083B1

公开(公告)日：2008-03-26

申请号：KR1020070009498

申请日：2007-01-30

Applicant: 삼성전자주식회사

Inventor： 김종훈 ,  이현애 ,  소진호 ,  박광수

IPC: H01L21/66

CPC classification number: G01R1/07342

Abstract: A probe card is provided to improve a signal transmission characteristic by using a flexible printed circuit board. An electrical circuit pattern is formed in a printed circuit board(210). A first connector connects a test apparatus to the printed circuit board, mounted on the printed circuit board. A probe needle(280) is connected to an electrode pad of a semiconductor device. The printed circuit board is connected to the probe needle by a flexible printed circuit board(260). The printed circuit board can be connected to the flexible printed circuit board by a second connector. A main support unit(240) can be connected/disconnected to/from the lower portion of the printed circuit board. A sub support unit(270) supports the probe needle, mounted on the lower portion of the main support unit. Epoxy resin(290) fixes the flexible printed circuit board and the probe needle, formed in the lower portion of the sub support unit.

Abstract translation: 提供探针卡以通过使用柔性印刷电路板来改善信号传输特性。 电路图案形成在印刷电路板（210）中。 第一连接器将测试装置连接到安装在印刷电路板上的印刷电路板。 探针（280）连接到半导体器件的电极焊盘。 印刷电路板通过柔性印刷电路板（260）连接到探针上。 印刷电路板可以通过第二连接器连接到柔性印刷电路板。 主支撑单元（240）可以与印刷电路板的下部连接/断开。 子支撑单元（270）支撑安装在主支撑单元的下部上的探针。 环氧树脂（290）固定柔性印刷电路板和探针，形成在副支撑单元的下部。

公开(公告)号：KR1020050118526A

公开(公告)日：2005-12-19

申请号：KR1020040043663

申请日：2004-06-14

Applicant: 삼성전자주식회사

Inventor： 이만중 ,  소진호 ,  황상준

IPC: G11C11/406

Abstract: 테스트 모드 진입신호에 의해 통상의 셀프 리프레시 주기와 다른 주기의 셀프 리프레시 모드에 진입할 수 있는 반도체 메모리 장치 및 이 장치의 셀프 리프레시 방법이 개시되어 있다. 반도체 메모리 장치는 리프레시 진입부, 리프레시 탈출부, 리프레시 제어부, 및 선택적 펄스발생부를 포함한다. 리프레시 진입부는 셀프 리프레시 엔트리 신호 또는 테스트 모드 진입신호에 의하여 셀프 리프레시 모드로 진입하도록 하고, 리프레시 탈출부는 클럭 인에이블 신호와 테스트 모드 진입신호의 조합에 의하여 반도체 메모리 장치가 셀프 리프레시 모드에서 빠져나오도록 한다. 선택적 펄스발생부는 테스트 모드 진입신호 또는 주기 변경신호에 의하여 서로 다른 주기를 가지는 펄스중 하나를 선택하여 리프레시 제어부로 출력한다. 셀프 리프레시 방법은 셀프 리프레시 엔트리 신호 또는 테스트 모드 진입신호에 의하여 셀프 리프레시 모드로 진입하는 단계, 테스트 모드 진입신호 또는 주기 변경신호에 의하여 셀프 리프레시 모드의 주기를 변경하는 단계를 포함한다. 따라서, 멀티 스택 패키지 내의 하나의 칩에 대해 테스트를 수행하면서 다른 칩들에 대해서는 짧은 주기의 셀프 리프레시 동작을 수행할 수 있어, 멀티 스택 패키지 반도체 메모리 장치의 테스트 수행시 기존의 모노 패키지용 테스트 패턴을 이용하여 용이하게 테스트를 수행할 수 있으며, 리프레시 관련 잡음성 불량을 효과적으로 검출할 수 있다.

公开(公告)号：KR1020020067797A

公开(公告)日：2002-08-24

申请号：KR1020010008141

申请日：2001-02-19

Applicant: 삼성전자주식회사

Inventor： 안영만 ,  소진호 ,  소병세 ,  서승진

IPC: G11C7/00

CPC classification number: G11C7/1093 ,  G11C7/1078 ,  G11C7/22 ,  G11C7/222

Abstract: PURPOSE: A memory module for controlling setup time and hold time of input signal in semiconductor memory and a method of the same are provided to prevent an operation error of a plurality of semiconductor memories by controlling a clock signal permitted into the plurality of semiconductor memories. CONSTITUTION: A PLL(phase locked loop)(330) generates a plurality of output clock signals in synchronization with an input clock signal. A delay register(320) responds to a first output clock signal of the plurality of output clock signals, delays an input signal, and outputs a delay output signal. A plurality of semiconductor memories(M1-Mn) respond to other output clock signal except the first output clock signal of the plurality of output clock signals, and receive the delay output signal.

Abstract translation: 目的：提供一种用于控制半导体存储器中的输入信号的建立时间和保持时间的存储器模块及其方法，以通过控制允许进入多个半导体存储器的时钟信号来防止多个半导体存储器的操作错误。 构成：PLL（锁相环）（330）与输入时钟信号同步地产生多个输出时钟信号。 延迟寄存器（320）响应多个输出时钟信号的第一输出时钟信号，延迟输入信号，并输出延迟输出信号。 多个半导体存储器（M1-Mn）响应除了多个输出时钟信号的第一输出时钟信号之外的其它输出时钟信号，并接收延迟输出信号。

公开(公告)号：KR1019940008725B1

公开(公告)日：1994-09-26

申请号：KR1019920020851

申请日：1992-11-07

Applicant: 삼성전자주식회사

Inventor： 김우섭 ,  소진호 ,  조성범 ,  이화준

IPC: G11C29/00

Abstract: The method for testing semiconductor memory devices includes the steps of deciding a test mode, deciding a test cycle, generating an address according to Y-march method in response to the decided cycle timing, and testing write and read operations, comparing the address input to the memory cell with data output from the memory cell, and performing reflash if a reflash request signal is input to the memory device, thereby effectively detecting the characteristic inferiority of the cell access transistor of the memory device, and microbridge.

Abstract translation: 用于测试半导体存储器件的方法包括以下步骤：响应于所决定的周期定时，根据Y-march方法决定测试周期，生成地址，测试写入和读取操作，将地址输入与 所述存储单元具有从所述存储单元输出的数据，并且如果将所述擦除请求信号输入到所述存储器件，则执行刷新，从而有效地检测所述存储器件和所述存储器件的单元存取晶体管的特性劣势。

公开(公告)号：KR1020080076420A

公开(公告)日：2008-08-20

申请号：KR1020070016304

申请日：2007-02-16

Applicant: 삼성전자주식회사

Inventor： 소진호 ,  김광현 ,  박찬진

IPC: G11C29/00 ,  G11C7/10

CPC classification number: G11C29/48 ,  G11C29/1201 ,  G11C2029/2602

Abstract: A semiconductor device having plural memory units and a method of testing the semiconductor device are provided to improve test efficiency of the semiconductor device by reducing required resources in test equipment. A semiconductor device includes plural memory units(101,102,10M) and an input portion(110). Each of the memory units has plural input lines. The input unit provides a corresponding test signal to a corresponding input line of the input lines in the respective memory units, in response to a test enable signal. The input unit includes a buffer unit(112) and a switching unit(114). The buffer units store plural test signals from the test equipment and provide the corresponding test signal to the corresponding input line. The switching unit switches the corresponding test signal to the corresponding input line in response to the test enable signal.

Abstract translation: 提供具有多个存储单元的半导体器件和测试半导体器件的方法，以通过减少测试设备中的所需资源来提高半导体器件的测试效率。 半导体器件包括多个存储器单元（101,102,10M）和输入部分（110）。 每个存储单元具有多个输入线。 响应于测试使能信号，输入单元向相应存储器单元中的输入线的对应输入线提供相应的测试信号。 输入单元包括缓冲单元（112）和切换单元（114）。 缓冲单元存储来自测试设备的多个测试信号，并将相应的测试信号提供给相应的输入线。 开关单元响应于测试使能信号将相应的测试信号切换到相应的输入线。

公开(公告)号：KR100475433B1

公开(公告)日：2005-03-10

申请号：KR1020020004464

申请日：2002-01-25

Applicant: 삼성전자주식회사

Inventor： 서종철 ,  소진호 ,  신희종 ,  남명철

IPC: G11C11/406

CPC classification number: G11C11/40611 ,  G06F13/1636 ,  G11C11/406 ,  G11C2211/4067 ,  Y02D10/14

Abstract: 본 발명은 동적 반도체 메모리 장치들을 구비한 시스템 및 이 시스템의 리플레쉬 방법을 공개한다. 이 시스템은 복수개의 동적 반도체 메모리 장치들, 및 복수개의 동적 반도체 메모리 장치들의 동작을 제어하는 제어회로를 구비하고, 복수개의 동적 반도체 메모리 장치들 각각이 초기화시에 제어회로로부터 인가되는 리플레쉬 순서 지정번호를 저장하는 저장회로, 제어회로로부터 인가되는 리플레쉬 제어 명령에 응답하여 리플레쉬 인에이블 신호를 발생하는 리플레쉬 인에이블 신호 발생회로, 및 리플레쉬 순서 지정번호에 대응하는 지연 시간만큼 리플레쉬 인에이블 신호를 지연하는 리플레쉬 인에이블 신호 지연회로로 구성되어 있다. 따라서, 동적 반도체 메모리 장치 외부에 별도의 구성을 가지지 않으면서 리플레쉬 동작시에 소모되는 피크 전류를 줄일 수 있다.

公开(公告)号：KR1020030064044A

公开(公告)日：2003-07-31

申请号：KR1020020004464

申请日：2002-01-25

Applicant: 삼성전자주식회사

Inventor： 서종철 ,  소진호 ,  신희종 ,  남명철

IPC: G11C11/406

CPC classification number: G11C11/40611 ,  G06F13/1636 ,  G11C11/406 ,  G11C2211/4067 ,  Y02D10/14

Abstract: PURPOSE: A system provided with a plurality of dynamic semiconductor memory devices and a method for refreshing the system are provided to reduce the peak current consumption generated during the refresh operation without configuring an additional configuration at outside of the dynamic semiconductor memory devices. CONSTITUTION: A system provided with a plurality of dynamic semiconductor memory devices includes a plurality of memory modules(MM1,MM2,MM3,MM4), each of the memory modules(MM1,MM2,MM3,MM4) is provided with a plurality of dynamic semiconductor memory devices(m1,m2,m3,m4). In the system, the refresh order assign number '0' is stored at the plurality of dynamic semiconductor memory devices(m1,m2,m3,m4) of the memory module(MM1), the refresh order assign number '1' is stored at the plurality of dynamic semiconductor memory devices(m1,m2,m3,m4) of the memory module(MM2) and the refresh order assign number '2' is stored at the plurality of dynamic semiconductor memory devices(m1,m2,m3,m4) of the memory module(MM3). And, the refresh order assign number '3' is stored at the plurality of dynamic semiconductor memory devices(m1,m2,m3,m4) of the memory module(MM4).

Abstract translation: 目的：提供具有多个动态半导体存储器件的系统和用于刷新该系统的方法，以减少在刷新操作期间产生的峰值电流消耗，而不在动态半导体存储器件外部配置附加配置。 构成：具有多个动态半导体存储器件的系统包括多个存储器模块（MM1，MM2，MM3，MM4），每个存储器模块（MM1，MM2，MM3，MM4）都具有多个动态 半导体存储器件（m1，m2，m3，m4）。 在系统中，在存储模块（MM1）的多个动态半导体存储器件（m1，m2，m3，m4）中存储刷新顺序分配号“0”，刷新次序分配号“1”存储在 存储模块（MM2）的多个动态半导体存储器件（m1，m2，m3，m4）和刷新次序分配号“2”被存储在多个动态半导体存储器件（m1，m2，m3，m4 ）的内存模块（MM3）。 并且，在存储模块（MM4）的多个动态半导体存储器件（m1，m2，m3，m4）中存储刷新顺序分配号“3”。

公开(公告)号：KR100393217B1

公开(公告)日：2003-07-31

申请号：KR1020010012248

申请日：2001-03-09

Applicant: 삼성전자주식회사

Inventor： 안영만 ,  소진호 ,  소병세

IPC: G11C29/00

CPC classification number: G11C29/12015 ,  G11C7/22 ,  G11C7/222 ,  G11C11/401 ,  G11C11/4076 ,  G11C29/1201 ,  G11C29/14

Abstract: Memory modules and methods of testing memory modules are provided that include at least one memory device responsive to a memory clock signal having a memory clock frequency and a data buffer. The data buffer is responsive to a buffer clock signal having a first buffer clock frequency that is different from the memory clock frequency during a normal mode of operation and having a second buffer clock frequency that is equal to the memory clock frequency during a test mode of operation.

Abstract translation: 提供了测试存储器模块的存储器模块和方法，其包括响应于具有存储器时钟频率的存储器时钟信号和数据缓冲器的至少一个存储器设备。 数据缓冲器响应于具有第一缓冲器时钟频率的缓冲器时钟信号，该第一缓冲器时钟频率在正常操作模式期间不同于存储器时钟频率，并且具有第二缓冲器时钟频率，该第二缓冲器时钟频率在测试模式期间等于存储器时钟频率 操作。