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公开(公告)号：KR1020140121181A
公开(公告)日：2014-10-15
申请号：KR1020130037621
申请日：2013-04-05
Applicant: 삼성전자주식회사
CPC classification number: G11C5/06 , G11C7/109 , G11C11/4093 , G11C2207/105 , H05K1/0225 , H05K1/0253 , H05K2201/09327 , H05K2201/10159
Abstract: 인쇄회로기판을 포함하는 메모리 모듈이 개시된다. 메모리 모듈은 복수의 반도체 메모리 장치 및 인쇄회로기판(PCB)을 포함할 수 있다. 인쇄회로기판은 반도체 메모리 장치들에 전기적으로 연결되고, 최외각 층에 배치된 신호 선에 바로 이웃하지 않은 층에 배치된 플레인(plane)을 신호 선의 기준 플레인(reference plane)으로 사용한다. 따라서, 신호 선의 임피던스가 증가하고, 신호 선을 통해 전송되는 신호의 충실도(signal integrity)가 향상될 수 있다.
Abstract translation: 公开了一种包括印刷电路板的存储器模块。 存储器模块包括多个存储器件和印刷电路板（PCB）。 PCB被电连接到存储器件，并且放置在不直接面对放置在最外层的信号线的层上的平面被用作信号线的参考平面。 因此，信号线的阻力增加，并且可以提高通过信号线传输的信号的信号完整性。
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公开(公告)号：KR100713013B1
公开(公告)日：2007-04-30
申请号：KR1020050071198
申请日：2005-08-04
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C5/04 , G11C29/08 , G11C2029/2602
Abstract: 메모리 모듈 및 그 테스트 방법이 개시되어 있다. 메모리 모듈은 복수의 메모리들; 및 N개의 입력 채널을 통하여 외부로부터 인가되는 테스트 신호를 상기 복수의 메모리들로 인가하고, 상기 인가된 테스트 신호에 응답하여 상기 복수의 메모리들로부터 출력되는 복수의 출력 데이터를 M개의 그룹으로 나눈 뒤, 외부로부터 입력되는 출력 그룹 선택 신호에 따라 상기 M개의 그룹 중 적어도 어느 하나를 선택하여 K개의 출력 채널을 통하여 출력하는 허브로 구성된다. 따라서, 트랜스페어런트 모드를 이용한 테스트 시에 외부의 출력 그룹 선택 신호를 이용하여 출력될 DQ 그룹을 온-더-플라이(On-the-Fly) 형식으로 선택할 수 있다.
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公开(公告)号：KR1020170037705A
公开(公告)日：2017-04-05
申请号：KR1020150136181
申请日：2015-09-25
Applicant: 삼성전자주식회사
CPC classification number: G11C29/34 , G06F3/0613 , G06F3/0647 , G06F3/0656 , G06F3/0688 , G06F12/0868 , G06F12/1009 , G06F2212/1016 , G06F2212/1024 , G11C5/04 , G11C7/1045 , G11C7/109 , G11C11/4076 , G11C11/4093 , G11C29/06 , G11C29/26 , G11C2029/0407
Abstract: 본발명의메모리모듈은멀티랭크구조에서병렬비트테스트시간을단축한다. 본발명에따른메모리모듈은, 기판에 DIMM 타입으로탑재되며적어도 2 이상의랭크들로이루어진복수의반도체메모리장치들을포함한다. 또한, 메모리모듈은반도체메모리장치들에대한병렬비트테스트동작이수행될때, 메모리컨트롤러에서인가되는비활성화랭크제어신호를모드레지스터셋 신호에따라정의된맵핑테이블에근거하여활성화랭크제어신호로변경함에의해상기병렬비트테스트동작이상기랭크들모두에대하여동시에수행되도록하는메모리버퍼를구비한다.
Abstract translation: 本发明的存储器模块缩短了多列结构中的并行位测试时间。 根据本发明的存储器模块包括多个半导体存储器件，所述多个半导体存储器件以DIMM型安装在基板上并且由至少两个或更多个等级构成。 此外，当在半导体存储器件上执行并行位测试操作时，存储器模块基于根据模式寄存器设置信号定义的映射表将存储器控制器施加的去激活等级控制信号改变为激活等级控制信号 以及用于同时执行所有并行位测试操作错误阈值的内存缓冲区。
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公开(公告)号：KR1020080006749A
公开(公告)日：2008-01-17
申请号：KR1020060065868
申请日：2006-07-13
Applicant: 삼성전자주식회사
IPC: G06F11/28
CPC classification number: G11C29/56 , G01R31/318505 , G01R31/318513 , G11C5/04 , G11C29/56012 , G11C2029/5602
Abstract: A system for mounting and testing a memory module is provided to reduce a test time by mounting a plurality of memory modules to a plurality of test slots at the same time, and test a fast UDIMM(Unbuffered Double In-line Memory Module) by using an RDIMM(Registered Double In-Line Memory Module) or FBDIMM(Fully Buffered Double In-Line Memory Module) server system. A motherboard(31) is equipped with at least one module socket(SL1-A,SL1-B,SL2-A,SL2-B). A test board(33) is equipped with at least one test socket for receiving a memory module in a mounting test. A connecting unit connects the motherboard and the test board electrically. A PLL(Phase Locked Loop)/register(35) is mounted on the test board to correct property of signals. The connecting unit includes interface sockets(36,37) arranged to one side of the test board, and interface boards(38,39) inserted between the interface socket and the module socket. The connecting unit is at least one of a connector, an FPCB(Flexible Printed Circuit Board), and a conductive iron core. The module socket supports an RDIMM interface and the test socket supports a UDIMM interface.
Abstract translation: 提供了一种用于安装和测试存储器模块的系统，以通过将多个存储器模块同时安装到多个测试槽来减少测试时间，并且通过使用快速UDIMM（无缓冲双列直插式存储器模块）来测试 RDIMM（注册双列直插内存模块）或FBDIMM（全缓冲双列直插内存模块）服务器系统。 主板（31）配备有至少一个模块插座（SL1-A，SL1-B，SL2-A，SL2-B）。 测试板（33）配备有至少一个用于在安装测试中接收存储器模块的测试插座。 连接单元电连接主板和测试板。 PLL（锁相环）/寄存器（35）安装在测试板上，以校正信号的性质。 连接单元包括布置在测试板一侧的接口插座（36,37）和插入接口插座和模块插座之间的接口板（38,39）。 连接单元是连接器，FPCB（柔性印刷电路板）和导电铁芯中的至少一个。 模块插槽支持RDIMM接口，测试插座支持UDIMM接口。
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公开(公告)号：KR100735575B1
公开(公告)日：2007-07-04
申请号：KR1020050043939
申请日：2005-05-25
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G06F11/267
Abstract: 메모리 시스템에 실장된 메모리 모듈이나 메모리 모듈상에 장착된 메모리들을 용이하게 테스트 모드로 진입시킬 수 있는 방법 및 이를 수행하기 위한 메모리 제어용 레지스터들의 구조가 개시된다. 메모리 제조사 마다 테스트 모드로 진입하기 위한 MRS 코드 및 진입 방법을 달리하므로, 메모리 제어용 레지스터에 메모리의 테스트 MRS 횟수를 입력하고, 테스트 MRS 코드를 설정한다. 또한 테스트 MRS 횟수를 결정하는 레지스터의 각각의 비트에는 테스트 MRS 코드들을 저장하고 있는 레지스터들이 할당되어 있다.
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Patent Agency Ranking
公开(公告)号：KR1020070016485A
公开(公告)日：2007-02-08
申请号：KR1020050071198
申请日：2005-08-04
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C5/04 , G11C29/08 , G11C2029/2602
Abstract: 메모리 모듈 및 그 테스트 방법이 개시되어 있다. 메모리 모듈은 복수의 메모리들; 및 N개의 입력 채널을 통하여 외부로부터 인가되는 테스트 신호를 상기 복수의 메모리들로 인가하고, 상기 인가된 테스트 신호에 응답하여 상기 복수의 메모리들로부터 출력되는 복수의 출력 데이터를 M개의 그룹으로 나눈 뒤, 외부로부터 입력되는 출력 그룹 선택 신호에 따라 상기 M개의 그룹 중 적어도 어느 하나를 선택하여 K개의 출력 채널을 통하여 출력하는 허브로 구성된다. 따라서, 트랜스페어런트 모드를 이용한 테스트 시에 외부의 출력 그룹 선택 신호를 이용하여 출력될 DQ 그룹을 온-더-플라이(On-the-Fly) 형식으로 선택할 수 있다.
Abstract translation: 存储器模块及其测试方法被公开。 存储器模块包括多个存储器; 以及控制单元，用于响应于施加的测试信号将通过N个输入通道从外部施加的测试信号施加到多个存储器并将从多个存储器输出的多个输出数据分成M个组 以及集线器，用于根据从外部输入的输出组选择信号选择M个组中的至少一个，并通过K个输出通道输出。 因此，通过在使用透明模式的测试中使用外部输出组选择信号，可以以即时格式选择要输出的DQ组。
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公开(公告)号：KR100551475B1
公开(公告)日：2006-02-14
申请号：KR1020040068811
申请日：2004-08-31
Applicant: 삼성전자주식회사
Abstract: 비주기 클록을 메모리 칩에 선택적으로 공급할 수 있는 메모리 모듈 및 비주기 클록을 선택하여 내부 클록으로 사용할 수 있는 메모리 칩이 개시된다. 동작모드에 응답하여 메모리 모듈에 입력되는 정주기 클록과 비주기 클록을 선택하여 모듈 내부에 배치된 메모리 칩에 입력한다. 정상동작모드에서는 위상동기회로를 거쳐서 동기된 정주기 클록을 메모리 칩에 제공한다. 테스트 동작모드에서는 비주기 클록을 직접 입력하여 모듈 내부에 배치된 메모리 칩에 제공한다. 또한, 비주기 클록에 동기된 메모리 제어 신호 또는 어드레스 신호가 메모리 칩에 인가된다. 따라서, 비주기 클록옵션으로 메모리 모듈 및 메모리 칩의 다양한 불량분석 및 응용을 가능하게 한다.
Abstract translation: 一种能够选择性地向存储器芯片提供非周期性时钟的存储器模块以及一种能够选择非周期性时钟作为内部时钟的存储器芯片。 响应于操作模式，输入到存储器模块的时钟和非周期性时钟被选择并输入到设置在模块中的存储器芯片。 在正常操作模式中，经由相位同步电路同步的固定的周期性时钟被提供给存储器芯片。 在测试操作模式中，非周期性时钟直接输入到模块中的存储器芯片。 而且，存储器控制信号或与非周期性时钟同步的地址信号被施加到存储器芯片。 因此，非周期性时钟选项能够对存储器模块和存储器芯片进行各种故障分析和应用。
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公开(公告)号：KR100475433B1
公开(公告)日：2005-03-10
申请号：KR1020020004464
申请日：2002-01-25
Applicant: 삼성전자주식회사
IPC: G11C11/406
CPC classification number: G11C11/40611 , G06F13/1636 , G11C11/406 , G11C2211/4067 , Y02D10/14
Abstract: 본 발명은 동적 반도체 메모리 장치들을 구비한 시스템 및 이 시스템의 리플레쉬 방법을 공개한다. 이 시스템은 복수개의 동적 반도체 메모리 장치들, 및 복수개의 동적 반도체 메모리 장치들의 동작을 제어하는 제어회로를 구비하고, 복수개의 동적 반도체 메모리 장치들 각각이 초기화시에 제어회로로부터 인가되는 리플레쉬 순서 지정번호를 저장하는 저장회로, 제어회로로부터 인가되는 리플레쉬 제어 명령에 응답하여 리플레쉬 인에이블 신호를 발생하는 리플레쉬 인에이블 신호 발생회로, 및 리플레쉬 순서 지정번호에 대응하는 지연 시간만큼 리플레쉬 인에이블 신호를 지연하는 리플레쉬 인에이블 신호 지연회로로 구성되어 있다. 따라서, 동적 반도체 메모리 장치 외부에 별도의 구성을 가지지 않으면서 리플레쉬 동작시에 소모되는 피크 전류를 줄일 수 있다.
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公开(公告)号：KR1020030064044A
公开(公告)日：2003-07-31
申请号：KR1020020004464
申请日：2002-01-25
Applicant: 삼성전자주식회사
IPC: G11C11/406
CPC classification number: G11C11/40611 , G06F13/1636 , G11C11/406 , G11C2211/4067 , Y02D10/14
Abstract: PURPOSE: A system provided with a plurality of dynamic semiconductor memory devices and a method for refreshing the system are provided to reduce the peak current consumption generated during the refresh operation without configuring an additional configuration at outside of the dynamic semiconductor memory devices. CONSTITUTION: A system provided with a plurality of dynamic semiconductor memory devices includes a plurality of memory modules(MM1,MM2,MM3,MM4), each of the memory modules(MM1,MM2,MM3,MM4) is provided with a plurality of dynamic semiconductor memory devices(m1,m2,m3,m4). In the system, the refresh order assign number '0' is stored at the plurality of dynamic semiconductor memory devices(m1,m2,m3,m4) of the memory module(MM1), the refresh order assign number '1' is stored at the plurality of dynamic semiconductor memory devices(m1,m2,m3,m4) of the memory module(MM2) and the refresh order assign number '2' is stored at the plurality of dynamic semiconductor memory devices(m1,m2,m3,m4) of the memory module(MM3). And, the refresh order assign number '3' is stored at the plurality of dynamic semiconductor memory devices(m1,m2,m3,m4) of the memory module(MM4).
Abstract translation: 目的：提供具有多个动态半导体存储器件的系统和用于刷新该系统的方法，以减少在刷新操作期间产生的峰值电流消耗，而不在动态半导体存储器件外部配置附加配置。 构成：具有多个动态半导体存储器件的系统包括多个存储器模块（MM1，MM2，MM3，MM4），每个存储器模块（MM1，MM2，MM3，MM4）都具有多个动态 半导体存储器件（m1，m2，m3，m4）。 在系统中，在存储模块（MM1）的多个动态半导体存储器件（m1，m2，m3，m4）中存储刷新顺序分配号“0”，刷新次序分配号“1”存储在 存储模块（MM2）的多个动态半导体存储器件（m1，m2，m3，m4）和刷新次序分配号“2”被存储在多个动态半导体存储器件（m1，m2，m3，m4 ）的内存模块（MM3）。 并且，在存储模块（MM4）的多个动态半导体存储器件（m1，m2，m3，m4）中存储刷新顺序分配号“3”。
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公开(公告)号：KR1020080035833A
公开(公告)日：2008-04-24
申请号：KR1020060102387
申请日：2006-10-20
Applicant: 삼성전자주식회사
Abstract: A memory module for testing a plurality of ranks at the same time and a method for testing the same are provided to reduce a time needed for testing an FBDIMM(Fully Buffered Double In-line Memory Module), which includes an AMB(Advanced Memory Buffer) and a plurality of ranks including a plurality of memory chips respectively, by selecting and testing at least two ranks among a plurality of ranks at the same time. Two ranks(200) respectively include a plurality of DRAMs. An AMB(100) selects/tests at least two ranks at the same time based on packet information received from a motherboard chipset and configuration information received from a system management bus. The AMB includes a decoding block(110) outputting first rank selection signals by de-serializing/decoding the received packet information, a configuration register block(120) outputting a rank selection control signal based on the received configuration information, a rank selection circuit(130) outputting second rank selection signals for selecting at least one rank based on the first rank selection signals and the rank selection control signal, and buffers(140-150) respectively buffering the rank selection signal corresponding to the second rank selection signal to the corresponding rank.
Abstract translation: 提供了用于同时测试多个等级的存储器模块和用于测试其的方法，以减少测试FBDIMM（全缓冲双列直插存储器模块）所需的时间，该FBDIMM（全缓冲双列直插式存储器模块）包括AMB（高级存储器缓冲器 ）和分别包括多个存储器芯片的多个等级，通过同时选择和测试多个等级中的至少两个等级。 两级（200）分别包括多个DRAM。 AMB（100）基于从主板芯片组接收的分组信息和从系统管理总线接收的配置信息同时选择/测试至少两个等级。 AMB包括通过对接收到的分组信息进行解串行/解码来输出第一等级选择信号的解码块（110），基于接收的配置信息输出等级选择控制信号的配置寄存器块（120），等级选择电路 130）输出用于基于第一等级选择信号和等级选择控制信号选择至少一个等级的第二等级选择信号，以及分别缓冲对应于第二等级选择信号的等级选择信号的缓冲器（140-150） 秩。
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