유연한 전극 조립체 및 이를 포함하는 전기화학 소자
    2.
    发明公开
    유연한 전극 조립체 및 이를 포함하는 전기화학 소자 审中-实审
    具有电极组件的柔性电极组件和电化学装置

    公开(公告)号:KR1020160076899A

    公开(公告)日:2016-07-01

    申请号:KR1020140187508

    申请日:2014-12-23

    CPC classification number: H01M10/04 H01M2/02 H01M2/14 H01M10/0585 Y02E60/12

    Abstract: 유연한전극조립체및 이를포함하는전기화학소자가개시된다. 개시된전극조립체는서로교대로적층되는적어도하나의제1 전극판과적어도하나의제2 전극판을포함한다. 여기서, 상기제2 전극판과마주보는상기제1 전극판에는제1 분리막의일면이접합되며, 상기제1 전극판과마주보는상기제2 전극판에는제2 분리막의일면이접합된다.

    Abstract translation: 公开了一种柔性电极组件和包括该柔性电极组件的电化学装置。 所公开的电极组件包括彼此交替层叠的至少一个第一电极板和至少一个第二电极板,其中第一隔板的一侧接合在面向第二电极板的第一电极板上,并且一侧 第二隔板结合在面对第一电极板的第二电极板上。

    반도체 장치의 제조 방법
    7.
    发明公开
    반도체 장치의 제조 방법 无效
    制造半导体器件的方法

    公开(公告)号:KR1020100106113A

    公开(公告)日:2010-10-01

    申请号:KR1020090024574

    申请日:2009-03-23

    CPC classification number: H01L29/7827 H01L27/10876 H01L29/456 H01L29/66666

    Abstract: PURPOSE: A method of manufacturing semiconductor device is provided to completely remove an oxide film formed on a trench in a post process by forming the oxide film on the bottom of the trench thicker than that of the oxide film on the side of the trench. CONSTITUTION: A plurality of channel structures(20) are formed on a substrate(10). The channel structures are formed by etching a part of the substrate. The gate electrode is formed in both sides of the channel structures. A drain region(50) is formed in the substrate under the channel structures through an ion injection process. A source region(60) is formed on the top of channel structures through the ion injection process. A buried-bit line(30) is formed in the wall of the trench(23) in order to be electrically connected to a drain region. The word line(40) is formed on the top of the substrate.

    Abstract translation: 目的:提供一种制造半导体器件的方法,通过在沟槽的底部形成厚于沟槽侧的氧化膜厚度的氧化膜,在后处理中完全去除形成在沟槽上的氧化膜。 构成:在衬底(10)上形成多个通道结构(20)。 通过蚀刻基板的一部分来形成沟道结构。 栅电极形成在通道结构的两侧。 通过离子注入工艺在沟道结构下的衬底中形成漏极区(50)。 通过离子注入工艺在沟道结构的顶部形成源区(60)。 在沟槽(23)的壁中形成掩埋位线(30),以便电连接到漏极区域。 字线(40)形成在基板的顶部。

    적층형 전지
    9.
    发明授权

    公开(公告)号:KR101911433B1

    公开(公告)日:2018-10-24

    申请号:KR1020120146627

    申请日:2012-12-14

    CPC classification number: H01M2/18 H01M2/30 H01M4/70 H01M10/04

    Abstract: 적층형전지에관해개시되어있다. 본발명의일 실시예에의한적층형전지는교번적층된복수의양극및 음극시트(집전체)와, 상기양극시트와상기음극시트사이에구비된분리막을포함하는적층체를포함하고, 상기적층체는겹치지않는제1 내지제3 돌출부를구비하고, 상기제1 내지제3 돌출부중 하나는상기양극시트로이루어지고, 상기제1 내지제3 돌출부중 다른하나는상기음극시트로이루어질수 있다. 상기제1 내지제3 돌출부중 나머지하나는상기양극시트, 상기음극시트및 상기분리막을포함하여적층된것이거나분리막으로만적층된것일수 있다.

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