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公开(公告)号:KR20210027761A
公开(公告)日:2021-03-11
申请号:KR1020190108585A
申请日:2019-09-03
Applicant: 삼성전자주식회사
IPC: H01L21/67 , B23K26/362 , H01L21/02 , H01L21/306
CPC classification number: B08B7/0042 , B08B3/10 , B08B7/0064 , B23K26/362 , H01L21/02052 , H01L21/30604 , H01L21/31111 , H01L21/67 , H01L21/6704 , H01L21/67051 , H01L21/67075 , H01L21/67098 , H01L21/6715 , H01L21/67248 , H01L21/68764
Abstract: 웨이퍼 클리닝 장치가 제공된다. 웨이퍼 클리닝 장치는 웨이퍼가 로딩되는 챔버, 웨이퍼의 상부에 배치되고, 웨이퍼의 상면에 약액을 제공하는 노즐, 웨이퍼의 하부에 배치되는 하우징, 웨이퍼에 레이저를 조사하는 레이저 모듈, 웨이퍼와 레이저 모듈 사이에 배치되는 투명 윈도우, 및 레이저 모듈의 온(on)/오프(off)를 제어하는 제어부를 포함하되, 제어부는 레이저 모듈의 온(on)/오프(off)가 반복적으로 수행되도록 제어하여, 웨이퍼의 온도를 미리 설정된 온도 범위 내로 유지시키고, 레이저 모듈의 온(on)/오프(off)를 포함하는 하나의 사이클에서, 레이저 모듈이 온(on)되는 시간의 비율은 30% 내지 50% 이다.
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公开(公告)号:KR102224849B1
公开(公告)日:2021-03-08
申请号:KR1020150040828A
申请日:2015-03-24
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/768
CPC classification number: H01L29/785 , H01L29/7842 , H01L21/76831 , H01L29/0649 , H01L29/0657 , H01L29/1054 , H01L29/42364 , H01L29/66795 , H01L29/7848
Abstract: 소자 분리막으로 둘러싸인 하부 핀 활성 영역 및 상기 소자 분리막의 상면으로부터 돌출한 상부 핀 활성 영역을 포함하는 핀 활성 영역, 상기 상부 핀 활성 영역의 상면 및 측면들 상의 게이트 패턴, 및 상기 게이트 패턴의 옆의 상기 핀 활성 영역 내에 형성된 소스/드레인 영역을 포함하고, 상기 게이트 패턴은 상기 소자 분리막 상으로 연장하고, 상기 소스/드레인 영역은 트렌치 및 상기 트렌치를 채우는 에피택셜 막들을 포함하고, 상기 트렌치는 바닥면 및 측벽들을 포함하고, 상기 측벽들은 제1 측벽들 및 상기 제1 측벽들과 상기 바닥면을 연결하는 제2 측벽들을 포함하고, 상기 트렌치의 바닥면은 상기 게이트 패턴 아래의 상기 소자 분리막의 상기 상면보다 낮고, 상기 트렌치의 상기 제2 측벽들은 경사진 {111} 면을 갖는 반도체 소자가 설명된다.
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公开(公告)号:KR20210032894A
公开(公告)日:2021-03-25
申请号:KR1020200086969A
申请日:2020-07-14
Applicant: 삼성전자주식회사
IPC: H01L27/11573 , H01L21/768 , H01L21/8234 , H01L27/11529 , H01L27/11556 , H01L27/11582
CPC classification number: H01L27/11573 , H01L21/76897 , H01L21/823437 , H01L27/11529 , H01L27/11556 , H01L27/11582
Abstract: 본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되고, 게이트 스택 및 상기 게이트 스택 양측에 배치된 스페이서층을 포함하는 회로 소자를 포함하는 주변 회로 영역 및 상기 제1 기판의 상부에 배치되는 제2 기판 및 상기 제2 기판 상에 수직하게 연장되는 채널 구조물을 포함하는 메모리 셀 영역을 포함하고, 상기 게이트 스택은 게이트 절연층, 다결정 실리콘을 포함하는 제1 게이트 전극층, 상기 제1 게이트 전극층 상에 배치되는 배리어 금속층, 및 상기 배리어 금속층 상에 배치되며 금속을 포함하는 제2 게이트 전극층을 포함한다.
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公开(公告)号:KR101868803B1
公开(公告)日:2018-06-22
申请号:KR1020110114631
申请日:2011-11-04
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/26506 , H01L21/26593 , H01L21/823412 , H01L21/823425 , H01L21/823807 , H01L21/823814 , H01L29/7843 , H01L29/7847
Abstract: 스트레스기억기술(SMT)을이용한반도체장치의제조방법이제공된다. 반도체장치의제조방법은게이트전극, 상기게이트전극의양측에위치한소오스/드레인영역을포함하는기판을제공하고, PAI(Pre-Amorphization Implant) 공정을수행하여상기소오스/드레인영역을비정질화시키고, 비정질화된상기소오스/드레인영역에 C 또는 N을임플란트하고, 상기기판을덮도록스트레스유발층을형성하고, 상기기판을열처리하여상기소오스/드레인영역을재결정화시키고, 상기스트레스유발층을제거하는것을포함한다.
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