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公开(公告)号：KR1020050056067A
公开(公告)日：2005-06-14
申请号：KR1020030089156
申请日：2003-12-09
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자를 제공한다. 상기 플래쉬 메모리 소자의 제조방법은 먼저, 반도체기판 내에 소자분리막을 형성하여 활성영역을 한정하되, 상기 소자분리막은 상기 활성영역의 표면보다 높은 돌출부를 갖도록 형성되어 상기 활성영역 상에 그루브를 제공한다. 상기 그루브 내에 도전막 패턴을 형성한다. 상기 도전막 패턴을 갖는 상기 반도체기판 상에 완충막을 형성한다. 다음으로, 상기 완충막 상에 상기 활성영역을 가로지르는 라인형태의 개구부들을 갖는 산화방지막 패턴을 형성한다. 상기 개구부에 의해 노출된 상기 완충막 및 상기 도전막 패턴의 상부영역을 선택적으로 열산화시키어 상기 개구부 및 상기 활성영역의 교차지점에 마스크 산화막을 형성함과 동시에 상기 마스크 산화막에 인접한 상기 소자분리막 상에 완충 산화막을 형성한다. 상기 산화방지막 패턴을 제거한다. 상기 마스크 산화막, 상기 완충 산화막 및 상기 소자 분리막을 식각마스크로 사용하여 상기 완충막 및 상기 도전막 패턴을 식각하여 상기 활성영역 상에 부유 게이트를 형성한다.
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Patent Agency Ranking
公开(公告)号：KR100541554B1
公开(公告)日：2006-01-12
申请号：KR1020030089156
申请日：2003-12-09
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자를 제공한다. 상기 플래쉬 메모리 소자의 제조방법은 먼저, 반도체기판 내에 소자분리막을 형성하여 활성영역을 한정하되, 상기 소자분리막은 상기 활성영역의 표면보다 높은 돌출부를 갖도록 형성되어 상기 활성영역 상에 그루브를 제공한다. 상기 그루브 내에 도전막 패턴을 형성한다. 상기 도전막 패턴을 갖는 상기 반도체기판 상에 완충막을 형성한다. 다음으로, 상기 완충막 상에 상기 활성영역을 가로지르는 라인형태의 개구부들을 갖는 산화방지막 패턴을 형성한다. 상기 개구부에 의해 노출된 상기 완충막 및 상기 도전막 패턴의 상부영역을 선택적으로 열산화시키어 상기 개구부 및 상기 활성영역의 교차지점에 마스크 산화막을 형성함과 동시에 상기 마스크 산화막에 인접한 상기 소자분리막 상에 완충 산화막을 형성한다. 상기 산화방지막 패턴을 제거한다. 상기 마스크 산화막, 상기 완충 산화막 및 상기 소자 분리막을 식각마스크로 사용하여 상기 완충막 및 상기 도전막 패턴을 식각하여 상기 활성영역 상에 부유 게이트를 형성한다.
floating gate, smile effect, self-align-
公开(公告)号：KR1020050100058A
公开(公告)日：2005-10-18
申请号：KR1020040025225
申请日：2004-04-13
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/28273 , H01L21/823437 , H01L29/788
Abstract: 부유게이트의 모양을 변경하는 스플리트 게이트(split-gate)형 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. 반도체 기판에 드레인영역 및 소스영역이 형성되어 있다. 그리고, 상기 반도체 기판 상면에 형성되어 있고, 적어도 일 측면에 등방성 프로파일을 갖는 부유게이트 전극과 상기 부유게이트 전극의 등방성 프로파일을 따라 일 측에 형성된 스페이서 모양의 인터폴리 절연막이 형성되어 있다. 그리고, 상기 인터폴리 절연막 및 상기 인터폴리 절연막에 인접한 반도체 기판 상면을 덮도록 형성되어 있는 제어게이트 전극을 포함하는 스플리트 게이트형 비휘발성 메모리 소자와 그 형성방법에 관한 것이다. 이로써, 부유게이트에 유기 되는 전압을 상승시켜 반도체 칩 내에서 고용량의 전압 펌프 회로를 형성하는데 필요한 점유면적을 줄이게 되어 고집적화, 고속화 및 저소비전력화를 이루는데 유익하다.
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公开(公告)号：KR1020040064976A
公开(公告)日：2004-07-21
申请号：KR1020030002009
申请日：2003-01-13
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a conductive pattern of a memory cell is provided to increase a process margin by performing an etch process using a broad mask oxide layer pattern. CONSTITUTION: A gate oxide layer(102) and a conductive layer are sequentially laminated on a substrate(100). A nitride layer pattern is formed on the substrate in order to expose the first region of the conductive layer. A mask oxide layer corresponding the first region is formed by oxidizing the exposed conductive layer. The nitride layer pattern is removed therefrom. A conductive pattern corresponding to the first region is formed by etching the exposed conductive layer. A first mask pattern is formed to expose a center region of the mask oxide layer. A first conductive pattern of a gate electrode is formed by etching the exposed mask oxide layer and a center part of the conductive pattern.
Abstract translation: 目的：提供用于形成存储单元的导电图案的方法，以通过使用宽掩模氧化物层图案执行蚀刻工艺来增加工艺裕度。 构成：栅极氧化物层（102）和导电层依次层压在基板（100）上。 在衬底上形成氮化物层图案，以便露出导电层的第一区域。 通过氧化暴露的导电层形成对应于第一区域的掩模氧化物层。 从其去除氮化物层图案。 通过蚀刻暴露的导电层形成与第一区域对应的导电图案。 形成第一掩模图案以暴露掩模氧化物层的中心区域。 通过蚀刻暴露的掩模氧化物层和导电图案的中心部分来形成栅电极的第一导电图案。
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公开(公告)号：KR1020040045235A
公开(公告)日：2004-06-01
申请号：KR1020020073296
申请日：2002-11-23
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: PURPOSE: A method for forming a conductive pattern of a memory cell is provided to be capable of preventing the mis-alignment of a gate electrode at an active region and simultaneously improving electrical characteristics. CONSTITUTION: The first conductive patterns and the first oxide patterns are repeatedly arrayed to the first direction on a substrate(100). Line type nitride patterns formed to the second direction on the resultant structure. A rectangle type oxide mask pattern(124) is formed by oxidizing the first conductive pattern exposed through the nitride pattern. The nitride pattern is removed from the resultant structure. The second conductive pattern(112b) for a gate electrode is formed by selectively patterning the first conductive pattern using the oxide mask pattern as an etching mask. At this time, the second conductive pattern has a high overlap margin for a channel region, wherein the channel region exists under the first conductive pattern.
Abstract translation: 目的：提供一种用于形成存储单元的导电图案的方法，以能够防止栅电极在有源区上的错误对准并同时改善电特性。 构成：第一导电图案和第一氧化物图案在基板（100）上沿第一方向重复排列。 在所得结构上沿着第二方向形成线型氮化物图案。 通过氧化通过氮化物图案曝光的第一导电图案来形成矩形型氧化物掩模图案（124）。 从所得结构中去除氮化物图案。 通过使用氧化物掩模图案作为蚀刻掩模来选择性地图案化第一导电图案来形成用于栅电极的第二导电图案（112b）。 此时，第二导电图案对于沟道区域具有高的重叠裕度，其中沟道区存在于第一导电图案之下。
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公开(公告)号：KR100470723B1
公开(公告)日：2005-03-10
申请号：KR1020020073296
申请日：2002-11-23
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 메모리 셀의 도전성 패턴 형성방법이 개시되어 있다. 제1방향의 신장된 제1도전층 패턴 및 제1산화막 패턴들이 반복적으로 배열되어 있는 기판을 마련한다. 기판 상에 제1방향과 수직되는 제2방향으로 신장된 라인 형상의 질화막 패턴들을 형성한다. 라인 형상의 질화막 패턴들에 의해 노출되는 제1도전층 패턴을 산화시킴으로서 사각형 형상의 산화 마스크 패턴을 형성한 후 질화막 패턴들을 제거한다. 산화 마스크 패턴을 식각마스크로 이용하여 상기 제1도전층 패턴을 식각함으로서 상기 남겨진 제1도전층 패턴 하부에 존재하는 채널영역과 오버랩 마진이 높고, 사각형 형상을 갖는 게이트 전극용 제2도전층 패턴을 형성함으로써, 셀의 크기를 감소시키는 공정을 수행하여도 전기적으로 우수한 성능을 갖는 메모리 셀을 형성할 수 있다.
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