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公开(公告)号：KR100169418B1
公开(公告)日：1999-02-01
申请号：KR1019950038186
申请日：1995-10-30
Applicant: 삼성전자주식회사
IPC: G11C16/00
CPC classification number: G11C5/025 , G11C7/1051 , G11C16/28
Abstract: [청구범위에 기재된 발명의 속하는 분야]
플래시 EEPROM.
[발명이 해결하려고 하는 기술적 과제]
접힘비트라인 형태로 접속된 센스앰프를 가지는 EEPROM에서 데이터의 보존이 요구되는 메모리 셀들의 데이터의 자기보존.
[발명의 해결방법의 요지]
페이지 소거전 데이터의 보존이 요구되는 메모리 셀에 저장된 데이터를 센스앱프에 래치한후 또는 비선택된 서브어레이와 관련된 센스앰프로 전송한후 상기 페이지 소거후 상기 센스앰프에 래치된 데이터 또는 상기 비선택된 서브어레이에 래치된 데이터를 상기 메모리 셀에 프로그램함.
[발명의 중요한 용도]
데이터의 영구 보존용.-
公开(公告)号：KR1019970051229A
公开(公告)日：1997-07-29
申请号：KR1019950054759
申请日：1995-12-22
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구 범위에 기재된 발며이 속한 기술분야
본 발명은 비동기로 동작하는 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 동기방식이 아닌 비동기 방식으로 메모리를 구동시키며 출력을 발생시킬때 출력신호를 같이 외부에 발생시키므로써 셀업시간 및 홀드시간 문제를 해결하고 필요할때만 메모리 외부로 메모리내부에서 만들어진 신호를 사용하여 데이타를 출력 시킴으로써 동기식 메모리에서와 같이 항상 동작하는 메모리 버스라인을 없앤 전력 소모를 줄이는 비동기 발생신호를 사용하는 반도체 메모리 장치를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 반도체 메모리 장치에 있어서, 동작을 제어하기 위한 명령, 어드레스 또는 데이타를 래치하는 제1신호와, 내부 동작용 주기를 만드는 오실레이터와, 래치된 상기 명령, 어드레스 또는 데이타를 상기 내부 동작용 주기에 맞게 처리하기 위한 인터페이스 수단과, 상기 데이타 출력시 데이타의 출력 시점을 나타내는 제2신호와, 메모리 내부로의 리이드 및 라이트 동작이 상기 오실레이터의 출력 주기에 따라 동작하고, 상기 제2신호가 데이타와 별도로 출력됨을 특징으로 한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR100164808B1
公开(公告)日：1999-02-01
申请号：KR1019950059449
申请日：1995-12-27
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
저전압을 동작전압으로 사용하는 반도체 메모리장치에서 센스앰프회로의 센싱 동작을 고속으로 수행함
3. 발명의 해결 방법의 요지
반도체 메모리장치의 센스앰프회로가, 제1비트라인과 제2비트라인 사이에 연결되어 풀업센싱하는 센스앰프와, 상기 제1비트라인과 제2비트라인 사이에 연결되어 풀다운센싱하는 센스앰프와, 풀업 센스앰프의 풀업노드와 전원전압 사이에 연결되며 풀업신호에 의해 풀업 센스앰프를 구동하는 수단과, 접지전압 이하의 레벨을 갖는 다수의 풀다운전압들을 구비하며 풀다운센스앰프의 풀다운노드와 풀다운전압들 사이에 연결되는 스위칭소자들이 순차적으로 인가되는 대응되는 풀다운신호들에 의해 해당하는 풀다운전압 레벨로 풀다운센스앰프를 구동하는 수단으로 구성되어, 초기 구동시 접지전압 이하의 풀다운전압을 공급하여 풀다운센스앰프를 고속으로 구동하고, 데이타 저장시 접지전압을 공급하여 풀다운센스앰프를 구동한다.
4. 발명의 중요한 용도
저전압을 사용하는 반도체 메모리장치에서 센스앰프의 구동을 고속으로 안정되게 수행하여 센싱 속도를 향상시킴-
公开(公告)号：KR100122107B1
公开(公告)日：1997-12-05
申请号：KR1019940012654
申请日：1994-06-04
Applicant: 삼성전자주식회사
IPC: G11C11/406
CPC classification number: G11C11/406 , G11C29/34
Abstract: The semiconductor memory device has a first word line connected to a plurality of memory cells; a second word line which is adjacent to the first word line and connected to a plurality of memory cells; a first word line driver for driving the first word line in response to a first combination input of row addresses; a second word line driver for driving the second word line in response to a second combination input of the row addresses; and a register which is formed between the first and second word line drivers and selects the second word line driver in response to the input of a predetermined control signal after selecting the first word line driver.
Abstract translation: 半导体存储器件具有连接到多个存储器单元的第一字线; 与第一字线相邻并连接到多个存储单元的第二字线; 用于响应于行地址的第一组合输入来驱动第一字线的第一字线驱动器; 用于响应于所述行地址的第二组合输入来驱动所述第二字线的第二字线驱动器; 以及寄存器，形成在第一和第二字线驱动器之间，并且在选择第一字线驱动器之后响应于预定控制信号的输入而选择第二字线驱动器。
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公开(公告)号：KR1019970051254A
公开(公告)日：1997-07-29
申请号：KR1019950059449
申请日：1995-12-27
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
저전압을 동작전압으로 사용하는 반도체 메모리장치에서 센스앰프회로의 센싱 동작을 고속으로 수행함
3. 발명의 해결 방법의 요지
반도체 메모리장치의 센스앰프회로가, 제1비트라인과 제2비트라인 사이에 연결되어 풀업센싱하는 센스앰프와, 상기 제1비트라인과 제2비트라인 사이에 연결되어 풀다운센싱하는 센스앰프와, 풀업 센스앰프의 풀업노드와 전원전압 사이에 연결되며 풀업신호에 의해 풀업 센스앰프를 구동하는 수단과, 접지전압 이하의 레벨을 갖는 다수의 풀다운전압들을 구비하며 풀다운센스앰프의 풀다운노드와 풀다운전압들 사이에 연결되는 스위칭소자들이 순차적으로 인가되는 대응되는 풀다운신호들에 의해 해당하는 풀다운전압 레벨로 풀다운센스앰프를 구동하는 수단으로 구성되어, 초기 구동시 접지전압 이하의 풀다운전압을 공급하여 풀다운센스앰프를 고속으로 구동하고, 데이타 저장시 접지전압을 공급하여 풀다운센스앰프를 구동한다.
4. 발명의 중요한 용도
저전압을 사용하는 반도체 메모리장치에서 센스앰프의 구동을 고속으로 안정되게 수행하여 센싱 속도를 향상시킴-
Patent Agency Ranking
公开(公告)号：KR1019970023442A
公开(公告)日：1997-05-30
申请号：KR1019950038186
申请日：1995-10-30
Applicant: 삼성전자주식회사
IPC: G11C16/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
플래시 EERPOM.
2. 발명이 해결하려고 하는 기술적 과제
접힘 비트라인 형태로 접속된 센스앰프를 가지는 EEPROM에서 데이터의 보존이 요구되는 메모리 쎌들의 데이터의 자기보존.
3. 발명의 해결방법의 요지
페이지 소거전 데이터의 보존이 요구되는 메모리 쎌에 저장된 데이터를 센스앰프에 래치한후 또는 비선택된 서브어레이와 관련된 센스앰프로 전송한후 상기 페이지 소거후 상기 센스앰프에 래치된 데이터 또는 상기 비선택된 서브어레이에 래치된 데이터를 상기 메모리 쎌에 프로그램함.
4. 발명의 중요한 용도
데이터의 영구 보존용.-
公开(公告)号：KR1019950000504B1
公开(公告)日：1995-01-24
申请号：KR1019920001461
申请日：1992-01-31
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: G11C8/18 , G11C11/4076
Abstract: STROBE SIGNAL The dynamic random access memory driving memory cell array by using row address signal is provided. The memory device comprises: plural memory array blocks, composed of row and column matrix type and having multiple cells; row address strobe signal input terminals, transferring row address strobe signal to memory array block; clock signal input terminals, sending clock from externally to memory array block; output terminals, outputting data synchronous with the clocks from memory array continuously corresponding to the active period of the successively active row address strobe signal.
Abstract translation: STROBE信号提供使用行地址信号驱动存储单元阵列的动态随机存取存储器。 存储器件包括：由行和列矩阵类型组成并具有多个单元的多个存储器阵列块; 行地址选通信号输入端子，将行地址选通信号传输到存储器阵列块; 时钟信号输入端子，从外部发送时钟到存储器阵列块; 输出端子，与连续有效的行地址选通信号的有效期间连续地对应于来自存储器阵列的时钟同步的数据。
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公开(公告)号：KR1019960002350A
公开(公告)日：1996-01-26
申请号：KR1019940012654
申请日：1994-06-04
Applicant: 삼성전자주식회사
IPC: G11C11/406
Abstract: 본 발명은 저전력소비를 달성하도록 하는 셀프리프레쉬를 수행하면서 웨이퍼 및 패키지상태에서도 번인을 수행할 수 있도록 하는 반도체메모리장치에 관한 것으로, 본 발명에 의한 반도체메모리장치는, 행과 열방향으로 메모리쎌들이 각각 다수개로씩 배열되어 이루어지는 메모리쎌어레이와, 상기 행방향에 배열되는 제1메모리쎌들의 행에 접속되는 제1워드라인을 선택하는 제1워드라인드라이버와, 상기 행방향에 배열되는 제2메모리쎌들의 행에 접속되는 제2워드라인을 선택하는 제2워드라인드라이버와, 행어드레스의 제1조합입력에 응답하여 상기 제1워드라인드라이버를 구동하는 제1행디코오더와, 행어드레스의 제2조합입력에 응답하여 상기 제2워드라인드라이버를 구동하는 제2행디코오더와, 상기 제1행디코오더의 출력단에 입력단이 접속되고 기 제2행디코오더의 출력단에 출력단이 접속되어 소정의 제어신호의 입력에 응답하여 상기 제1행디코오더의 출력으로 상기 제2워드라인드라이버를 구동하도록 제어함을 특징으로 하는 레지스터를 구비한 구성을 개시하였다. 이와 같은 본 발명에 의한 반도체메모리장치는, 워드라인 드라이버에 레지스터를 두어(본 발명에서 예로 든 것은 엔모오스로만 구성된 레지스터) 셀프리프레쉬 모드에서 주변회로의 동작을 최소로 줄이므로 셀프리프레쉬 전류성분 중 이의 포션을 최소로 억제하여 256M 다이나믹램 장치에서와 같은 초고집적 메모리장치에서의 저전력 셀프리프레쉬를 구현하여 영역제한을 최소로 하며 피크전류를 줄이고 웨이퍼 및 패키지 상태에서 빠른 번-인을 수행하는 방법 및 회로를 제공할 수 있다.
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公开(公告)号：KR1019930017028A
公开(公告)日：1993-08-30
申请号：KR1019920001461
申请日：1992-01-31
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칩에 복수개의 로우 어드레스 스트로브
신호를 인가하므로서 데이타의 액세스가 고속으로 이루어지도록 하는 다이나믹 램에 관한 것으로서, 본 발명에서는 [복수개의 핀에 복수개의 로우 어드레스 스트로브
신호를 각각 연결하고, 상기 각각의 로우 어드레스 스트로브
신호를 데이타의 액세스 동작시에 각각 순차적으로 액티브 신호로 인가함에 의해 한번의 액세스 사이클 타임동안에 복수개의 메모리 셀 어레이블럭의 데이타를 각각 액세스 하는 다이나믹 램]을 제공하므로서 액세스 속도가 정하여져 있는 조건하에서도 많은 수의 랜덤 데이타를 제공하여 중앙처리장치(CPU)의 속도 성능발전 경향에 견주어볼 때 데이타의 액세스 속도가 너무 지연되었던 문제를 해소하고, 동시에 시스템의 성능 또는 작업 능력을 크게 향상시키는 효과가 있다.
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