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公开(公告)号：KR100172420B1
公开(公告)日：1999-03-30
申请号：KR1019950059448
申请日：1995-12-27
Applicant: 삼성전자주식회사
Inventor： 강복문
IPC: G11C7/00
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 어드레스 버퍼에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 동작속도를 좀더 빠르게 하는 어드레스 버퍼를 제공함에 있다.
3. 발명의 해결방법의 요지
어드레스 버퍼에 있어서, 다수개의 어드레스 입력수단과, 지연수단과, 어드레스 프리디코더와, 전송래치수단과, 출력 드라이버를 구비한다.
4. 발명의 증요한 용도
본 발명은 어드레스 버퍼에 적합하게 사용된다.-
公开(公告)号：KR100172368B1
公开(公告)日：1999-03-30
申请号：KR1019950033097
申请日：1995-09-29
Applicant: 삼성전자주식회사
IPC: G11C11/34
CPC classification number: G11C7/1006 , G11C11/4091 , G11C11/4096
Abstract: 데이타 억세스시에 레벨 천이되는 데이타라인의 갯수를 최소화하여 전력소모를 최소화하는 반도체 메모리 장치에 관한 것이다. 상기의 반도체 메모리 장치는 비트라인쌍에 접속된 다수의 메모리셀을 갖는 메모리셀 어레이와, 노말데이타라인과 상보데이타라인을 각각 가지는 제1데이타라인쌍 및 제2데이타라인쌍과, 컬럼 선택 정보에 응답하여 상기 비트라인쌍과 상기 제1데이타라인쌍을 스위칭 접속하는 제1스위칭수단과, 상기 메모리셀 어레이내의 비트라인쌍에 접속된 센스앰프와, 기록모드에 응답하여 외부로부터의 데이타를 상기 제2데이타라인쌍의 노말데이타라인으로 전달하는 드라이빙수단과, 상기 기록모드신호의 입력에 응답하여 상기 제2데이타라인쌍의 노말데이타라인상의 신호와 반전된 신호를 상기 제1데이타라인쌍의 노말데이타라인 및 상보데이타라인으로 전송하는 데이타 전송수단을 포함하여 구성된다. 이와 같이 구성된 반도체 메모리 장치는 데이타패스에 놓여진 다수의 데이타라인쌍중 하나의 데이타라인만을 이용하여 기록패스를 싱글패스로 함으로써 전류소모를 최소화할 수 있다.
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公开(公告)号：KR100142967B1
公开(公告)日：1998-08-17
申请号：KR1019950009967
申请日：1995-04-26
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치의 기판전압을 모드에 따라 제어함
3. 발명의 해결 방법의 요지
감지신호에 의해 활성화되어 기판전압을 발생하는 회로를 구비하는 반도체 메모리장치에서, 감지신호를 발생하는 회로가 제1전원과 제2전원 사이에 공통 연결되고 제어단이 상기 기판전압에 연결되며, 상기 기판전압이 설정된 제1전위레벨 보다 높을시 제1감지신호를 발생하는 수단과, 상기 제1전원과 제2전원 사이에 연결되고 제어단이 특정모드신호에 연결되며, 상기 모드신호가 활성화될 시 스위칭되어 제2전위레벨의 기판전압을 발생하기 위한 제2감지신호를 발생하는 수단으로 구성함
4. 발명의 중요한 용도
반도체 메모리장치에서 특정모드시 노말모드에서 사용하는 기판전압과 다른 전위로 기판전압을 발생할 수 있으며, 기판전압을 사용하지 않는 모드시 기판전압의 발생을 중단시킴-
公开(公告)号：KR2019940006141Y1
公开(公告)日：1994-09-09
申请号：KR2019940019265
申请日：1994-07-29
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 내용 없음.
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公开(公告)号：KR100077111B1
公开(公告)日：1994-09-07
申请号：KR1019910019332
申请日：1991-10-31
Applicant: 삼성전자주식회사
IPC: G11C11/407
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Patent Agency Ranking
公开(公告)号：KR100314130B1
公开(公告)日：2001-11-15
申请号：KR1019990044302
申请日：1999-10-13
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 단위메모리에서출력되는데이터의수보다넓은전송율을가지는패키징방법이개시된다. x16 대비칩 크기의부하가적은두 개의 128M x8 RDD 패키지를그대로사용하여 128M x16 RDD를구현한다. 즉, 인접하는 2개의 RDD를선택하여, 한쌍을형성하고, 하나에대해서는기존의 RDD 패키지를실장한다. 그리고나머지하나에대해서는기존의패키지를 180°회전시켜실장한다. 그리고, 데이터핀들을 2종류로분류하여, 하나는홀수번째패키지에만연결하고, 나머지하나는짝수번째패키지에만연결한다. 그러나, 명령신호는모든패키지에연결된다. 본발명의패키징방법에의하여, 한쌍 128M x8 RDD가마치하나의 128M x16 RDD인것처럼동작한다. 또한, 데이터핀의개수는최소로유지되면서도, 데이터전송율은유지또는향상될수 있다.
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公开(公告)号：KR100172371B1
公开(公告)日：1999-03-30
申请号：KR1019950009968
申请日：1995-04-26
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1.청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치.
2.발명이 해결하려고 하는 기술적 과제
내부 전원전압 발생시 전류소모를 절약.
3.발명의 해결 방법의 요지
반도체 메모리장치의 내부 전원전압을 발생회로가, 제1전압과 전류제어노드 사이에 연결되며 기준전압과 출력되는 내부 전원전압을 궤환 입력하여 두 전압 차에 따른 내부 전원전압을 발생하는 전압발생기와, 전류 제어노드와 제2전압 사이에 병렬 연결되며 각각 다른 저항 값으로 설정된 복수의 전류제어기들을 구비하여, 모드제어신호에 의해 해당하는 전류제어기가 스위칭되어 전압발생기의 전류통로를 형성하므로써 전압발생기의 전류량을 조절하여 반도체 메모리장치의 모드에 따른 내부 전원전압을 발생한다.
4.발명의 중요한 용도
반도체 메모리장치에서 대기 모드시 불필요한 전류의 소모를 억제함.-
公开(公告)号：KR1019970051219A
公开(公告)日：1997-07-29
申请号：KR1019950053541
申请日：1995-12-21
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위 기재된 발명이 속하는 기술 분야
본 발명은 센스앰프회로를 공유한 반도체 메모리장치에서 인접하는 메모리블럭들로 분리게이트 제어신호를 공급하여 선택적인 센스앰프의 사용을 제어하는 반도체 메모리장치의 분리게이트 제어방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래의 반도체 메모리장치에서 소정 메모리블럭과 센스앰프의 연결동작시, 분리게이트 제어신호가 전원전압 레벨에서 승압전압레벨로 상승할 때 승압전압단자로부터 전하소모가 있게 된다. 이를 위하여 칩내에 용량이 매우 큰 캐패시터를 위치시켜 동작전압이 인가되면 이 캐패시터에 차아지펌핑회로를 이용하여 동작전원전압보다 높은 전압을 충전시켜 두었다가 분리게이트 제어신호와 같은 동작에서 승압캐피시터의 차이를 이용하여 동작시키게 된다. 이 경우, 승압전압단자와 분리게이트 제어신호와의 차아지세어링이 일어나게 된다 .그 결과 승압전압노드에 전압딥(voltagedip)이 생기게 된다. 또한 승압전압레벨의 강하는 데이타의 충분한 리스토아(restore)를 보장하는데 장애가 된다. 따라서 승압전압레벨의 강하시 빠르게 재충전(recharge)시켜야 하는데, 이러한 동작은 제2도에 나타난 것과 같은 액티브킥커(active kicker)라는 회로를 이용하여 수행하게 된다. 승압 전압단자의 사용은 한번의 액세스동작시 수회 일어나므로 다음 승압전압의 사용전까지 재충전하는 것은 매우 힘들며 펌핑회로내에 상당히 큰 캐패시터가 필요하게 된다. 이러한 승압전압의 로딩을 줄여 안정적인 동작특성을 가지고 칩면적을 줄인 반도체 메모리장치를 구현하는 것이 본 발명의 과제이다.
3. 발명의 해결방법의 요지
다수의 데이타를 저장하고 어드레스조합에 의해 구분되는 다수의 메모리블럭들로 구성된 메모리셀 에레이와, 상기 메모리셀 어레이의 독출데이타를 감지증폭하며 인접하는 2개의 메모리블럭이 공유하는 소정의 센스앰프와, 상기 다수의 메모리블럭중 제1메모리블럭과 상기 센스앰프사이에 연결되고 어드레스조합에 의해 제어되는 제1스위칭수단과, 상기 다수의 메모리블럭중 제2메모리블럭과 상기 센스앰프사이에 연결되고 어드레스조합에 의해 제어되는 제2스위칭수단을 구비하는 반도체 메모리장치의 분리게이트 제어방법에 있어서, 상기 메모리 셀 어레이를 구성하는 각 메모리 블럭마다 하나씩 형성된 승압회로를 구비하고, 소정의 액세스동작시 상기 승압회로의 출력인 소정의 제1승압전압에 의해 독립적으로 제어하여 상기 제1승압전압의 전 강하를 억제함을 특징으로 하는 반도체 메모리장치의 분리게이트 제어방법을 구현하므로써 상술한 과제들을 해결하게 된다.
4. 발명의 중요한 용도
안정적인 동작특성을 가지며 칩면적이 줄어든 반도체 메모리장치.-
公开(公告)号：KR200084924Y1
公开(公告)日：1994-12-28
申请号：KR2019940019265
申请日：1994-07-29
Applicant: 삼성전자주식회사
IPC: G11C11/407
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公开(公告)号：KR1019940003032A
公开(公告)日：1994-02-19
申请号：KR1019920012787
申请日：1992-07-16
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로 ESD(Electro-Static Discharge) 특성검사시 강한 방전전류로 인하여 집직회로소자에 결함이 유발되는 것을 방지하기 위하여 다수의 패드(전원 또는 접지패드, 입출력패드, 클럭입력패드, 패드입력보호수단) 및 다수의 회로소자군을 갖는 반도체 메모리칩에 있어서, 상기 패드들과 다수의 회로소자군들 사이에 전류통로를 차단하는 별도의 회로보호수단이 구비되어 이루어진 것을 특징으로 한다.
따라서 상기한 본 발명에 의하면 반도체 메모리 장치의 ESD검사시 패드에 가해지는 강한 전압에 의해 내압이 약한 회로소자군의 일부 소자에 결함이 유발되는 것을 방지할 수 있어 ESD 특성이 개선되는 효과가 있다
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