公开(公告)号：KR1020070008246A

公开(公告)日：2007-01-17

申请号：KR1020050063325

申请日：2005-07-13

Applicant: 삼성전자주식회사

Inventor： 유정수 ,  김성훈

IPC: G11C5/06 ,  H01L21/60 ,  G11C7/10

CPC classification number: H01L24/06 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/48465 ,  H01L2224/49175 ,  H01L2924/14 ,  H01L2924/00

Abstract: A pad option apparatus and a method for enhancing internal power of a semiconductor memory are provided to improve the internal power by changing unused pads among signal input/output pads used in a design and test process of a semiconductor integrated circuit into a power supply pad. An option signal generation part(300) generates a pad option control signal. A pad option circuit part(310) connects a selected line of an internal signal input/output line(340) and a power supply line(330) to a signal input/output pad(320), in response to the pad option control signal. The option signal generation part generates the pad option control signal by a fuse or an external command. The external command is a mode register set signal. The signal input/output line is a data signal input/output line or a test signal input/output line.

Abstract translation: 提供了一种用于增强半导体存储器的内部功率的焊盘选择装置和方法，以通过将半导体集成电路的设计和测试过程中使用的信号输入/输出焊盘之间的未使用焊盘改变为电源焊盘来提高内部功率。 选项信号生成部（300）生成焊盘选择控制信号。 响应于焊盘选择控制信号，焊盘选择电路部分（310）将内部信号输入/输出线（340）的选定线和电源线（330）连接到信号输入/输出焊盘（320） 。 选件信号生成部件通过熔丝或外部命令产生焊盘选择控制信号。 外部命令是模式寄存器设置信号。 信号输入/输出线是数据信号输入/输出线或测试信号输入/输出线。

公开(公告)号：KR1020070054278A

公开(公告)日：2007-05-29

申请号：KR1020050112100

申请日：2005-11-23

Applicant: 삼성전자주식회사

Inventor： 이창용 ,  유정수

IPC: H01L23/62

CPC classification number: H01L23/5256 ,  H01L21/76838 ,  H01L21/76897

Abstract: 본 발명은 반도체 소자의 퓨즈 구조 및 퓨즈 형성방법에 관한 것으로, 본 발명에 따른 반도체 소자의 퓨즈 구조는, 반도체 기판 상에 배치되는 제1퓨즈라인과; 상기 제1퓨즈라인과는 수직적으로 중첩되고 서로 다른 배선층에 배치되는 제2퓨즈라인과; 상기 제1퓨즈라인과 상기 제2퓨즈라인을 전기적으로 연결하기 위하여 배치되는 콘택을 구비함을 특징으로 한다. 본 발명에 따르면, 퓨즈 형성면적을 줄일 수 있으며, 커팅 신뢰성을 향상시킬 수 있는 효과가 있다.
퓨즈, 콘택, 레이어, 커팅, 레이저

公开(公告)号：KR1020060085492A

公开(公告)日：2006-07-27

申请号：KR1020050006386

申请日：2005-01-24

Applicant: 삼성전자주식회사

Inventor： 유정수 ,  이호철

IPC: G11C7/10

Abstract: 본 발명은 반도체 장치 및 정보 처리 시스템을 공개한다. 이 장치는 드라이버 조정신호에 응답하여 구동 능력이 조정되고, 출력신호를 출력하는 복수개의 드라이버들, 설정 신호에 응답하여 상기 복수개의 드라이버 중 일부의 드라이버들 각각에 상기 드라이버 조정신호를 출력하는 복수개의 설정부들, 및 외부로부터 입력되는 신호에 응답하여 상기 복수개의 설정부들 중 일부를 선택하여 선택된 상기 설정부로 상기 설정 신호를 출력하는 설정신호 발생부를 구비하는 것을 특징으로 한다. 따라서, 각 드라이버와 연결되는 데이터 출력 라인의 로딩 등이 달라지더라도 지연시간의 차이 등을 감소시킬 수 있어 최적의 신호 전송을 가능하게 한다.

公开(公告)号：KR1020170032502A

公开(公告)日：2017-03-23

申请号：KR1020150129396

申请日：2015-09-14

Applicant: 삼성전자주식회사

Inventor： 차현석 ,  쿤눔푸라투시반,사라스쿠마 ,  유정수

IPC: G06F13/24 ,  G06F13/42 ,  G06F13/16 ,  G06F12/02 ,  G06F12/08 ,  G06F9/54

CPC classification number: G06F13/24 ,  G06F3/061 ,  G06F3/0655 ,  G06F3/0688

Abstract: 본발명에따른스토리지장치의인터럽트발생방법은, 호스트로부터제공된명령어를실행하는단계, 상기명령어에대한실행의완료에응답하여상기호스트의완료큐에완료엔트리를기입하는단계, 상기완료엔트리에대응하는인터럽트의발행여부를결정하는단계를포함하되, 상기결정하는단계에서상기인터럽트의발행여부는, 상기완료큐에서테일포인터와헤드포인터의차이가특정값에대응하는지를나타내는제 1 기준, 그리고상기완료큐에누적된엔트리들의크기가기준치에도달했는지를나타내는제 2 기준, 또는이전의인터럽트발행시점으로부터의경과시간이기준시간을초과했는지를나타내는제 3 기준들중 적어도하나에의거하여결정된다.

Abstract translation: 根据本发明的用于产生存储装置的中断的方法包括以下步骤：执行从主机提供的指令;响应于指令的执行的完成，在主机的完成队列中写入完成条目; 2.如权利要求1所述的方法，其特征在于，还包括确定是否在所述确定步骤中发出中断;所述方法还包括确定所述尾指针与所述完成队列中的所述头指针之间的差值是否对应于特定值， 指示在高速缓存中累积的条目的大小是否已经达到参考值的第二标准或者指示从先前中断发布时间开始的经过时间是否已经超过标准时间的第三标准。

公开(公告)号：KR100827704B1

公开(公告)日：2008-05-07

申请号：KR1020060118964

申请日：2006-11-29

Applicant: 삼성전자주식회사

Inventor： 김수영 ,  김미조 ,  유정수

IPC: G11C11/405 ,  G11C11/4096 ,  G11C11/408

CPC classification number: G06F13/1663 ,  G06F15/167 ,  G11C7/10 ,  G11C7/1006 ,  G11C7/1012 ,  G11C7/1045 ,  G11C7/1075 ,  G11C11/4091 ,  G11C11/4096

Abstract: A multi-path accessible semiconductor memory device for assuring data matching in case of independent data unit per port and a method for matching data therefor are provided to access a shared memory region and a dedicated memory region in the semiconductor memory device in independent bit unit per port. A semiconductor memory device comprises a memory cell array. The memory cell array has a first memory bank, a second memory bank and a third memory bank. The first memory bank is connected to a first processor through a first port having N data input/output bits. The second memory bank is connected to a second processor through a second port having 2N data input/output bits. The third memory bank is connected to the first and the second processor in common through the first and the second port. An address coding shifting part(500) performs bit-shifting of a first and a second column address applied in a read operation mode selectively, in order for data stored in the third memory bank to match the first and the second processors according to the first and the second column address applied through the first and the second port correspondingly.

Abstract translation: 提供用于在每个端口独立数据单元的情况下确保数据匹配的多路径可访问半导体存储器件以及用于匹配其数据的方法用于以独立位单元访问半导体存储器件中的共享存储器区域和专用存储器区域 港口。 半导体存储器件包括存储单元阵列。 存储单元阵列具有第一存储体，第二存储体和第三存储体。 第一存储体通过具有N个数据输入/输出位的第一端口连接到第一处理器。 第二存储体通过具有2N个数据输入/输出位的第二端口连接到第二处理器。 第三存储器组通过第一和第二端口共同连接到第一和第二处理器。 地址编码移位部分（500）有选择地执行以读操作模式应用的第一列地址和第二列地址的位移位，以便存储在第三存储体中的数据与第一处理器和第二处理器根据第一 并且相应地通过第一和第二端口应用第二列地址。

公开(公告)号：KR100780967B1

公开(公告)日：2007-12-03

申请号：KR1020060124064

申请日：2006-12-07

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  김선현 ,  유정수 ,  조지훈 ,  이승택

IPC: H01L29/87

CPC classification number: H01L29/872 ,  H01L29/402

Abstract: A schottky diode structure for high voltage is provided to prevent generation of a parasitic transistor by arranging a conductive electrode on a substrate at both sides of a schottky diode. A second conductive type well(102) is disposed on an upper portion of a first conductive type semiconductor substrate(100). A first conductive layer(126) is arranged on a surface of the substrate including the well. A conductive electrode(122) is arranged on at least one side of the first conductive electrode. The conducive electrode is arranged on the substrate including the well by interposing a dielectric(120). A second conductive type doped cathode contact region(114) is arranged at the outside of the conductive electrode with respect to the first conductive layer. The first conductive layer is a metal silicide. A second conductive layer(124) is located on the first conductive electrode. The first and the second conductive layers are anode electrodes having the same potential value.

Abstract translation: 提供用于高电压的肖特基二极管结构以通过在肖特基二极管两侧的基板上布置导电电极来防止寄生晶体管的产生。 第二导电型阱（102）设置在第一导电类型半导体衬底（100）的上部。 第一导电层（126）布置在包括该阱的衬底的表面上。 导电电极（122）布置在第一导电电极的至少一侧上。 通过插入电介质（120）将导电电极布置在包括阱的衬底上。 第二导电型掺杂阴极接触区域（114）相对于第一导电层布置在导电电极的外侧。 第一导电层是金属硅化物。 第二导电层（124）位于第一导电电极上。 第一和第二导电层是具有相同电位值的阳极电极。