公开(公告)号：KR1020110113408A

公开(公告)日：2011-10-17

申请号：KR1020100032783

申请日：2010-04-09

Applicant: 삼성전자주식회사

Inventor： 권오겸 ,  이태정 ,  김선현

IPC: H01L21/8234 ,  H01L21/762 ,  H01L27/088

CPC classification number: H01L27/088 ,  H01L21/76229 ,  H01L21/823462 ,  H01L21/823481 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본 발명은 복수의 동작 전압 영역들을 갖는 반도체 장치에 적합한 소자 분리막 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 장치는, 제 1 전압으로 구동되는 제 1 전압 영역 및 상기 제 1 전압 영역에 인접하며 제 2 전압으로 구동되는 제 2 전압 영역을 갖는 반도체 기판; 상기 제 1 전압 영역 상에 배치되는 제 1 두께를 갖는 제 1 게이트 절연막을 포함하는 제 1 전계 효과 트랜지스터; 상기 제 2 전압 영역 상에 배치되는 제 2 두께를 갖는 제 2 게이트 절연막을 포함하는 제 2 전계 효과 트랜지스터; 및 상기 제 1 및 상기 제 2 전압 영역들을 전기적으로 분리하는 소자 분리막 구조를 포함하며, 상기 소자 분리막 구조는 상기 반도체 기판 내에 소정 거리만큼 이격되어 형성된 제 1 및 제 2 트렌치들, 상기 제 1 및 상기 제 2 트렌치들의 내부에 각각 매립된 전기적 절연막들, 및 상기 제 1 및 상기 제 2 트렌치들 사이의 가드링 영역을 포함한다.

公开(公告)号：KR102107146B1

公开(公告)日：2020-05-06

申请号：KR1020130098094

申请日：2013-08-19

Applicant: 삼성전자주식회사

Inventor： 강준구 ,  권오겸 ,  김선현

IPC: H01L21/8242 ,  H01L27/108 ,  H01L21/02

公开(公告)号：KR1020170065375A

公开(公告)日：2017-06-13

申请号：KR1020150171729

申请日：2015-12-03

Applicant: 삼성전자주식회사 ,  연세대학교 산학협력단

Inventor： 박길주 ,  한승재 ,  김선현 ,  문수훈 ,  한정한

IPC: H04W52/02 ,  H04W48/18 ,  H04W88/06 ,  H04W8/18

CPC classification number: H04W8/18 ,  H04W48/18 ,  H04W52/02 ,  H04W88/06 ,  Y02D70/10 ,  Y02D70/20

Abstract: 다양한실시예에따르면, 전자장치는, 다수의통신인터페이스들; 및현재실행중인통신에관련된응용프로그램을판단하고, 상기현재실행중인통신에관련된응용프로그램에관련된정보, 통신에관련된사용자프로파일정보또는상기다수의통신인터페이스들각각에관한통신상태별소모에너지정보중 적어도일부에기반하여상기다수의통신인터페이스들중 사용할통신인터페이스를선택하도록구성된제어부를포함할수 있다. 다양한실시예가가능하다.

Abstract translation: 根据各种实施例，电子设备包括：多个通信接口; 和它当前，关于相关的运行的通信应用程序的当前信息的通信状态的至少一个通过消耗能量的信息，确定与所述运行通信应用程序涉及每个用户简档信息或以上相关于通信的多个通信接口 它可以是一个控制单元，被配置，基于所述部分来选择所述通信接口中使用的多个通信接口的。 各种实施例是可能的。

公开(公告)号：KR1020170017122A

公开(公告)日：2017-02-15

申请号：KR1020150110564

申请日：2015-08-05

Applicant: 삼성전자주식회사

Inventor： 김선현 ,  김승훈 ,  정상일

IPC: H01L27/146 ,  H01L21/768 ,  H01L21/3213

CPC classification number: H01L25/18 ,  G02F1/13 ,  G02F2001/13312 ,  H01L21/76898 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/3142 ,  H01L23/481 ,  H01L23/53276 ,  H01L24/17 ,  H01L27/14618 ,  H01L27/1463 ,  H01L27/14636 ,  H01L27/1464 ,  H01L2224/16146 ,  H01L2224/16227 ,  H01L2224/73204 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/1438 ,  H01L2924/1443

Abstract: 반도체장치가제공된다. 상기반도체장치는, 제1 층간절연층내에배치되는제1 도전패턴, 상기제1 층간절연층상에위치하는제2 층간절연층내에배치되는제2 도전패턴, 상기제1 층간절연층의일부와, 상기제2 층간절연층의일부를관통하고, 상기제1 도전패턴과상기제2 도전패턴을전기적으로연결하는관통전극, 상기관통전극의측면을완전히둘러싸는제1 패턴, 상기제1 패턴과상기관통전극사이에위치하고, 상기제1 패턴및 상기관통전극과이격되도록배치되는제2 패턴, 및상기제1 패턴과상기제2 패턴을연결하는제3 패턴을포함한다.

Abstract translation: 提供了一种半导体器件。 半导体器件，包括：所述第二导电图案的部分，所述被布置在第二层间绝缘层，以位于设置在所述第一层间绝缘层在第一层间绝缘层上的第一导电图案的第一绝缘层， 第二贯通层间绝缘层，第一导电图案和所述第一部分完全围绕所述通孔，通电极，用于与第二导电图案电连接的侧面包括第一图案，其中所述第一图案 位于贯通电极，以及用于连接所述第一图案的第三图案和所述第二图案与所述第一图案和第二图案之间被布置成从所述贯通电极间隔开。

公开(公告)号：KR100780967B1

公开(公告)日：2007-12-03

申请号：KR1020060124064

申请日：2006-12-07

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  김선현 ,  유정수 ,  조지훈 ,  이승택

IPC: H01L29/87

CPC classification number: H01L29/872 ,  H01L29/402

Abstract: A schottky diode structure for high voltage is provided to prevent generation of a parasitic transistor by arranging a conductive electrode on a substrate at both sides of a schottky diode. A second conductive type well(102) is disposed on an upper portion of a first conductive type semiconductor substrate(100). A first conductive layer(126) is arranged on a surface of the substrate including the well. A conductive electrode(122) is arranged on at least one side of the first conductive electrode. The conducive electrode is arranged on the substrate including the well by interposing a dielectric(120). A second conductive type doped cathode contact region(114) is arranged at the outside of the conductive electrode with respect to the first conductive layer. The first conductive layer is a metal silicide. A second conductive layer(124) is located on the first conductive electrode. The first and the second conductive layers are anode electrodes having the same potential value.

Abstract translation: 提供用于高电压的肖特基二极管结构以通过在肖特基二极管两侧的基板上布置导电电极来防止寄生晶体管的产生。 第二导电型阱（102）设置在第一导电类型半导体衬底（100）的上部。 第一导电层（126）布置在包括该阱的衬底的表面上。 导电电极（122）布置在第一导电电极的至少一侧上。 通过插入电介质（120）将导电电极布置在包括阱的衬底上。 第二导电型掺杂阴极接触区域（114）相对于第一导电层布置在导电电极的外侧。 第一导电层是金属硅化物。 第二导电层（124）位于第一导电电极上。 第一和第二导电层是具有相同电位值的阳极电极。

公开(公告)号：KR1020170017383A

公开(公告)日：2017-02-15

申请号：KR1020150111211

申请日：2015-08-06

Applicant: 삼성전자주식회사

Inventor： 김선현 ,  박병준 ,  정상일

IPC: H01L25/07 ,  H01L23/48 ,  H01L25/16 ,  H01L23/13 ,  H01L23/495

CPC classification number: H01L27/14636 ,  H01L21/76898 ,  H01L23/481 ,  H01L27/14621 ,  H01L27/14627 ,  H01L27/14634

Abstract: 집적회로소자는제1 기판과, 제1 기판의전면상에형성되고, 서로다른레벨로이격되는복수의제1 도전성패드층들을구비하는제1 층간절연막구조물을포함하는제1 구조와, 제2 기판과, 제2 기판중 제1 기판의전면에대면하는전면상에형성되고, 제1 층간절연막구조물과본딩된제2 층간절연막구조물을포함하는제2 구조와, 제2 기판및 제2 층간절연막구조물을관통하여복수의제1 도전성패드층들중 서로다른레벨에위치하는적어도 2개의제1 도전성패드층들과접하는 TSV 구조물을포함한다.

Abstract translation: 集成电路（IC）装置包括在第一基板的前表面上的第一基板和第一结构。 第一结构包括第一层间绝缘层结构，其包括在第一层间绝缘层结构的不同水平处彼此间隔开的多个第一导电焊盘层。 IC器件包括在第一衬底上的第二衬底和面对第一衬底的前表面的第二衬底的前表面上的第二结构。 第二结构包括结合到第一层间绝缘层结构的第二层间绝缘层结构。 贯穿硅通孔（TSV）结构穿透第二衬底和第二层间绝缘层结构。 TSV结构与位于不同级别的多个第一导电焊盘层的至少两个第一导电焊盘层接触。

公开(公告)号：KR1020150020933A

公开(公告)日：2015-02-27

申请号：KR1020130098094

申请日：2013-08-19

Applicant: 삼성전자주식회사

Inventor： 강준구 ,  권오겸 ,  김선현

IPC: H01L21/8242 ,  H01L27/108 ,  H01L21/02

CPC classification number: H01L23/5283 ,  H01L21/76808 ,  H01L21/76838 ,  H01L21/76877 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체 장치 및 그 제조방법이 제공된다. 반도체 장치의 제조방법은, 제1 영역 및 제2 영역을 포함하는 기판 상에 하부 구조체를 형성하는 것, 상기 제1 영역의 상기 하부 구조체 상에 제1 배선을 형성하는 것, 상기 제2 영역의 상기 하부 구조체 상에 제1 부분을 형성하는 것, 상기 제1 배선 및 상기 제1 부분 상에 제1 층간 절연막을 형성하는 것, 상기 제1 층간 절연막에, 상기 제1 부분의 상면을 노출하는 트렌치들을 형성하는 것, 상기 트렌치들 내에 제2 부분을 형성하는 것을 포함하되, 상기 제1 부분 및 상기 제2 부분은 제2 배선을 정의하고, 상기 제1 배선 및 상기 제1 부분은 동시에 형성된다.

Abstract translation: 提供半导体器件及其制造方法。 半导体器件的制造方法包括在包括第一和第二区域的衬底上形成下部结构的步骤，在第一区域的下部结构上形成第一线的步骤，在下部形成第一部分的步骤 第二区域的结构，在第一线和第一部分上形成第一层间绝缘膜的步骤，在第一层间绝缘膜上形成沟槽，暴露第一部分的上表面的步骤，以及步骤 在沟渠中形成第二部分。 第一和第二部分限定第二线，并且第一线和第一部分同时形成。

公开(公告)号：KR1020140142032A

公开(公告)日：2014-12-11

申请号：KR1020130063567

申请日：2013-06-03

Applicant: 삼성전자주식회사

Inventor： 유성훈 ,  박상훈 ,  강준구 ,  권오겸 ,  김선현

IPC: H01L21/60

CPC classification number: H01L24/13 ,  H01L23/3192 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53295 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L2224/0345 ,  H01L2224/03602 ,  H01L2224/03912 ,  H01L2224/0401 ,  H01L2224/05005 ,  H01L2224/05007 ,  H01L2224/05009 ,  H01L2224/05022 ,  H01L2224/05026 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05184 ,  H01L2224/05186 ,  H01L2224/05541 ,  H01L2224/05572 ,  H01L2224/05644 ,  H01L2224/05666 ,  H01L2224/05684 ,  H01L2224/1134 ,  H01L2224/11462 ,  H01L2224/1147 ,  H01L2224/13005 ,  H01L2224/13007 ,  H01L2224/13022 ,  H01L2224/13144 ,  H01L2924/381 ,  H01L2224/05624 ,  H01L2924/00014 ,  H01L2224/05647 ,  H01L2924/04941 ,  H01L2924/00012 ,  H01L2924/207

Abstract: 전기 도금(Electroplating)과 화학적 기계적 연마 방법(Chemical mechanical polishing)을 적용하여, 딤플(dimple) 현상을 제거하고, 사이즈 및 두께를 줄일 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 금속 배선, 상기 제1 금속 배선과 전기적으로 연결되고, 제1 폭을 갖는 칩 패드, 상기 칩 패드를 둘러싸고, 컨택홀을 포함하는 패시베이션막, 상기 컨택홀의 측벽과, 상기 패시베이션막의 상면에 형성되는 제1 배리어 패턴, 상기 제1 배리어 패턴 상에 상기 컨택홀을 채우는 컨택, 및 상기 컨택과 동일 물질로 형성되고, 상기 제1 폭보다 작은 제2 폭을 갖고, 상기 제1 금속 배선 및 상기 칩 패드와 오버랩되되, 상기 칩 패드와 전체적으로 오버랩되는 범프를 포함한다.

Abstract translation: 本发明提供一种半导体装置，其通过电镀和化学机械抛光方法去除凹坑现象并减小尺寸和厚度。 半导体器件包括：第一金属线; 芯片焊盘，电连接到第一金属线并且具有第一宽度; 钝化层，其围绕所述芯片焊盘并包括接触孔; 接触孔的侧壁; 形成在钝化层的上表面上的第一阻挡图案; 填充第一阻挡图案上的接触孔的接触部; 并且与第一金属线和芯片垫重叠，具有与接触件相同的材料制成的具有小于第一宽度的第二宽度的凸块。 凸块与芯片垫完全重叠。

公开(公告)号：KR101717548B1

公开(公告)日：2017-03-17

申请号：KR1020100032783

申请日：2010-04-09

Applicant: 삼성전자주식회사

Inventor： 권오겸 ,  이태정 ,  김선현

IPC: H01L21/8234 ,  H01L21/762 ,  H01L27/088

CPC classification number: H01L27/088 ,  H01L21/76229 ,  H01L21/823462 ,  H01L21/823481 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본발명은복수의동작전압영역들을갖는반도체장치에적합한소자분리막구조를갖는반도체장치및 그제조방법에관한것이다. 본발명의일 실시예에따른반도체장치는, 제 1 전압으로구동되는제 1 전압영역및 상기제 1 전압영역에인접하며제 2 전압으로구동되는제 2 전압영역을갖는반도체기판; 상기제 1 전압영역상에배치되는제 1 두께를갖는제 1 게이트절연막을포함하는제 1 전계효과트랜지스터; 상기제 2 전압영역상에배치되는제 2 두께를갖는제 2 게이트절연막을포함하는제 2 전계효과트랜지스터; 및상기제 1 및상기제 2 전압영역들을전기적으로분리하는소자분리막구조를포함하며, 상기소자분리막구조는상기반도체기판내에소정거리만큼이격되어형성된제 1 및제 2 트렌치들, 상기제 1 및상기제 2 트렌치들의내부에각각매립된전기적절연막들, 및상기제 1 및상기제 2 트렌치들사이의가드링영역을포함한다.

公开(公告)号：KR1020170018256A

公开(公告)日：2017-02-16

申请号：KR1020150111840

申请日：2015-08-07

Applicant: 삼성전자주식회사

Inventor： 김선현 ,  변경재 ,  송충호 ,  정희근

IPC: H01L27/146 ,  H01L21/768

CPC classification number: H01L27/1463 ,  H01L27/14636 ,  H01L27/14645 ,  H01L27/14689

Abstract: 본발명의실시예에따른반도체소자는반도체층 상에배치된패드, 상기반도체층과상기패드사이에배치된절연막, 상기반도체층과상기절연막을관통하여상기패드와연결된비아, 및상기반도체층을관통하며, 평면적관점에서상기패드를둘러싸는분리막을포함할수 있다.

Abstract translation: 半导体器件包括设置在半导体层上的焊盘，设置在半导体层和焊盘之间的绝缘层，穿透半导体层和绝缘层的贯通孔，以连接到焊盘，并且隔离层穿透 半导体层并且从俯视图观察时围绕该衬垫。