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公开(公告)号：KR100558549B1
公开(公告)日：2006-03-10
申请号：KR1020030087877
申请日：2003-12-05
Applicant: 삼성전자주식회사
IPC: G11C11/4074
CPC classification number: G11C11/4074 , G11C5/143 , G11C7/20 , G11C2207/2227
Abstract: 본 발명에서는 외부 전원전압이 인가되는 회로에 있어서 파워 다운 모드 동안에 회로 내에 인가되는 외부 전원전압을 차단하고, 회로 내의 전원전압을 특정 레벨로 천이시킴으로써 회로 내에 누설전류가 발생되는 것을 방지하고, 회로들이 잘못 트리거되는 것을 방지하며, 구동부의 출력을 하이 임피던스 상태로 유지시킴으로써 전류소모를 저감 또는 최소화할 수 있는 외부 전원전압 제어기능을 갖는 반도체 장치 및 그에 따른 제어방법이 개시된다. 본 발명에 따른 외부 전원전압 제어기능을 갖는 반도체 장치의 구조는, 반도체 메모리의 파워 다운 모드시 외부 전원전압이 인가되는 회로의 외부 전원전압 제어기능을 갖는 반도체 장치에 있어서: 상기 반도체 메모리의 파워 다운 모드시 발생되는 파워 다운 명령 신호의 상태에 응답하여 상기 회로에 인가되는 외부 전원전압을 차단하는 전원전압 차단부; 및 상기 파워 다운 명령 신호의 상태에 응답하여 상기 회로 내의 전원전압을 특정 레벨로 천이하는 전원전압 천이부를 포함하는 것을 특징으로 한다.
반도체 메모리, 외부 전원전압, 내부 전원전압, 레벨 쉬프터, 구동부-
2.发明授权포트별 데이터 입출력 단위가 독립적인 경우에도 데이터 호환을 보장하는 멀티패쓰 억세스블 반도체 메모리 장치 및 그에 따른 데이터 호환방법 失效多通道可访问半导体存储器件及其数据匹配方法
公开(公告)号：KR100827704B1
公开(公告)日：2008-05-07
申请号：KR1020060118964
申请日：2006-11-29
Applicant: 삼성전자주식회사
IPC: G11C11/405 , G11C11/4096 , G11C11/408
CPC classification number: G06F13/1663 , G06F15/167 , G11C7/10 , G11C7/1006 , G11C7/1012 , G11C7/1045 , G11C7/1075 , G11C11/4091 , G11C11/4096
Abstract: A multi-path accessible semiconductor memory device for assuring data matching in case of independent data unit per port and a method for matching data therefor are provided to access a shared memory region and a dedicated memory region in the semiconductor memory device in independent bit unit per port. A semiconductor memory device comprises a memory cell array. The memory cell array has a first memory bank, a second memory bank and a third memory bank. The first memory bank is connected to a first processor through a first port having N data input/output bits. The second memory bank is connected to a second processor through a second port having 2N data input/output bits. The third memory bank is connected to the first and the second processor in common through the first and the second port. An address coding shifting part(500) performs bit-shifting of a first and a second column address applied in a read operation mode selectively, in order for data stored in the third memory bank to match the first and the second processors according to the first and the second column address applied through the first and the second port correspondingly.
Abstract translation: 提供用于在每个端口独立数据单元的情况下确保数据匹配的多路径可访问半导体存储器件以及用于匹配其数据的方法用于以独立位单元访问半导体存储器件中的共享存储器区域和专用存储器区域 港口。 半导体存储器件包括存储单元阵列。 存储单元阵列具有第一存储体，第二存储体和第三存储体。 第一存储体通过具有N个数据输入/输出位的第一端口连接到第一处理器。 第二存储体通过具有2N个数据输入/输出位的第二端口连接到第二处理器。 第三存储器组通过第一和第二端口共同连接到第一和第二处理器。 地址编码移位部分（500）有选择地执行以读操作模式应用的第一列地址和第二列地址的位移位，以便存储在第三存储体中的数据与第一处理器和第二处理器根据第一 并且相应地通过第一和第二端口应用第二列地址。
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公开(公告)号：KR1020040066998A
公开(公告)日：2004-07-30
申请号：KR1020030003934
申请日：2003-01-21
Applicant: 삼성전자주식회사
IPC: G11C5/02
Abstract: PURPOSE: A structure and a method for arranging a pad of a semiconductor memory device are provided to reduce a transmission delay of a clock signal by improving an arranging structure of the pad. CONSTITUTION: A plurality of cell array blocks(10-13) are arranged on a center of a chip. A semiconductor memory device is formed by an edge pad type arrangement structure. The edge pad type arrangement structure is formed by arranging pads within peripheral circuit blocks(20) located on edges of the cell array blocks. A clock pad is arranged between data output pads(27,29). The data output pads are arranged on an edge of a right side of the chip. Control pads and address pads of the pads are arranged on an edge of a left side of the chip.
Abstract translation: 目的：提供一种用于布置半导体存储器件的焊盘的结构和方法，以通过改善焊盘的布置结构来减小时钟信号的传输延迟。 构成：在芯片的中心布置有多个单元阵列块（10-13）。 半导体存储器件通过边缘焊盘型布置结构形成。 边缘焊盘型布置结构通过在位于单元阵列块的边缘上的外围电路块（20）内布置焊盘而形成。 在数据输出垫（27,29）之间布置有时钟垫。 数据输出垫布置在芯片右侧的边缘。 焊盘的控制焊盘和地址焊盘被布置在芯片的左侧的边缘上。
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Patent Agency Ranking
公开(公告)号：KR1020090100540A
公开(公告)日：2009-09-24
申请号：KR1020080025785
申请日：2008-03-20
Applicant: 삼성전자주식회사
IPC: G11C11/4093 , G11C11/4096 , G11C11/4076
CPC classification number: G11C11/4093 , G11C7/1006 , G11C7/1051 , G11C11/40611 , G11C11/4076 , G11C11/4096 , G11C2207/2272
Abstract: PURPOSE: A semiconductor memory device is provided to fetch the data using a data strobe signal in an operation with a high frequency. CONSTITUTION: A memory cell array stores the data in a writing operation. The memory cell array outputs the data in a reading operation. A mode setting unit sets a read latency and a burst length in response to a code signal applied from the outside in a mode setting operation. A clock frequency sensor(18) outputs a preamble cycle signal by counting the number of external clocks applied from the outside for a period corresponding the delay time of a data output path output the data of the memory cell array to the outside. A latency signal generator is activated prior to the period corresponding to the preamble cycle signal before outputting the data stored in the memory cell array to the outside in a read latency period. The latency signal generator generates the data strobe latency signal which is inactivated after maintaining an activation period as many as the period adding the burst length in the period corresponding to the preamble cycle signal.
Abstract translation: 目的：提供一种半导体存储器件，用于在高频操作中使用数据选通信号来取出数据。 构成：存储单元阵列将数据存储在写入操作中。 存储单元阵列在读取操作中输出数据。 模式设置单元响应于在模式设置操作中从外部施加的代码信号设置读延迟和突发长度。 时钟频率传感器（18）通过对从输出存储单元阵列的数据到外部的数据输出路径的延迟时间相对应的周期对来自外部的外部时钟数进行计数来输出前同步码周期信号。 在等待时间周期内将存储在存储单元阵列中的数据输出到外部之前，等待时间信号发生器在对应于前导码周期信号的周期之前被激活。 等待时间信号发生器产生数据选通等待时间信号，该信号在维持与在前同步码周期信号相对应的周期中添加脉冲串长度的周期的激活周期之后被激活。
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公开(公告)号：KR100781974B1
公开(公告)日：2007-12-06
申请号：KR1020060112557
申请日：2006-11-15
Applicant: 삼성전자주식회사
IPC: G11C11/4093 , G11C11/408
CPC classification number: G11C11/4093 , G06F13/14 , G06F15/167 , G06F15/17 , G11C7/1075 , G11C11/408 , G11C2207/2227
Abstract: A multi-path accessible semiconductor memory device having a register access circuit is provided to reduce power consumption, by disabling a corresponding word line when a specific address is inputted and enabling a DRAM interface. According to a semiconductor memory device, a shared memory region has a data access path with one of ports installed independently in correspondence to a plurality of processors and is accessed by the plurality of processors selectively, and is allocated in a memory cell array. An interface(170) has a semaphore region, mail box regions and check regions accessed by replacing a specific address of the shared memory region in order to provide an interface function during communication among the plurality of processors. A register access circuit(100) prevents access to memory cells corresponding to the specific address, and enables the interface.
Abstract translation: 提供具有寄存器访问电路的多路径可访问半导体存储器件，用于通过在输入特定地址时禁用对应的字线并使能DRAM接口来降低功耗。 根据半导体存储器设备，共享存储器区域具有与多个处理器相对应地独立地安装的端口之一的数据访问路径，并且被多个处理器选择性地访问，并被分配在存储单元阵列中。 接口（170）具有通过替换共享存储器区域的特定地址来访问的信号量区域，邮箱区域和检查区域，以便在多个处理器之间的通信期间提供接口功能。 寄存器访问电路（100）防止对与特定地址相对应的存储单元的访问，并且使能该接口。
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公开(公告)号：KR1020050106580A
公开(公告)日：2005-11-10
申请号：KR1020040031356
申请日：2004-05-04
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 정상동작시에는 외부 전원전압을 사용하며 퓨즈 컷팅시에는 충분한 전류공급 능력이 있고 상기 외부 전원전압과 다른 별도의 외부 전원전압을 사용하는 반도체장치의 전기적 퓨즈(E-Fuse) 회로가 개시된다. 상기 전기적 퓨즈(E-Fuse) 회로는, 패키지 리페어를 위해 전기적으로 컷팅이 가능한 퓨즈를 포함하는 전기적 퓨즈 회로부, 및 정상동작시에는 상기 전기적 퓨즈 회로부의 전원으로서 정상동작용 전원전압을 선택하여 상기 전기적 퓨즈 회로부에 제공하고 패키지 리페어시에는 상기 전기적 퓨즈 회로부의 전원으로서 퓨즈 컷팅용 전원전압을 선택하여 상기 전기적 퓨즈 회로부에 제공하는 제어부를 구비하는 것을 특징으로 한다. 상기 정상동작용 전원전압은 상기 반도체장치의 외부에서 공급되는 외부 전원전압이고, 상기 퓨즈 컷팅용 전원전압은 상기 외부 전원전압과 다른 별도의 외부 전원전압이다.
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公开(公告)号：KR1020170063319A
公开(公告)日：2017-06-08
申请号：KR1020160019315
申请日：2016-02-18
Applicant: 삼성전자주식회사
Abstract: 반도체메모리장치의사용시간데이터, 동작전압데이터, 또는동작온도등과같은동작환경정보를저장하는반도체메모리장치가개시되어있다. 본발명에따른반도체메모리장치는, 반도체메모리장치내에서설정된기능을수행하는내부회로와동작환경정보저장회로를포함한다. 동작환경정보저장회로는반도체메모리장치가동작할때 상기반도체메모리장치의동작환경정보를감지하고, 감지된상기동작환경정보를불휘발성메모리셀들에일정한시간주기단위로저장한다. 정보리드요청시 상기불휘발성메모리셀들에저장된상기동작환경정보는외부로제공될수 있다. 또한커맨드정보가저장된후 요청에의해반도체메모리장치의외부로출력될수 있다.
Abstract translation: 公开了一种用于存储诸如半导体存储器件的操作时间数据，操作电压数据或操作温度的操作环境信息的半导体存储器件。 根据本发明的半导体存储器件包括执行设置在半导体存储器件中的功能的内部电路和操作环境信息存储电路。 操作环境信息存储电路在半导体存储器件操作时感测半导体存储器件的操作环境信息，并且以预定的时间段单位将感测到的操作环境信息存储在非易失性存储器单元中。 当读取信息时，存储在非易失性存储器单元中的操作环境信息可以被提供到外部。 而且，可以根据请求将命令信息存储并输出到半导体存储装置的外部。
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公开(公告)号：KR1020050054536A
公开(公告)日：2005-06-10
申请号：KR1020030087877
申请日：2003-12-05
Applicant: 삼성전자주식회사
IPC: G11C11/4074
CPC classification number: G11C11/4074 , G11C5/143 , G11C7/20 , G11C2207/2227
Abstract: 본 발명에서는 외부 전원전압이 인가되는 회로에 있어서 파워 다운 모드 동안에 회로 내에 인가되는 외부 전원전압을 차단하고, 회로 내의 전원전압을 특정 레벨로 천이시킴으로써 회로 내에 누설전류가 발생되는 것을 방지하고, 회로들이 잘못 트리거되는 것을 방지하며, 구동부의 출력을 하이 임피던스 상태로 유지시킴으로써 전류소모를 저감 또는 최소화할 수 있는 외부 전원전압 제어기능을 갖는 반도체 장치 및 그에 따른 제어방법이 개시된다. 본 발명에 따른 외부 전원전압 제어기능을 갖는 반도체 장치의 구조는, 반도체 메모리의 파워 다운 모드시 외부 전원전압이 인가되는 회로의 외부 전원전압 제어기능을 갖는 반도체 장치에 있어서: 상기 반도체 메모리의 파워 다운 모드시 발생되는 파워 다운 명령 신호의 상태에 응답하여 상기 회로에 인가되는 외부 전원전압을 차단하는 전원전압 차단부; 및 상기 파워 다운 명령 신호의 상태에 응답하여 상기 회로 내의 전원전압을 특정 레벨로 천이하는 전원전압 천이부를 포함하는 것을 특징으로 한다.
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