公开(公告)号：KR1020130082333A

公开(公告)日：2013-07-19

申请号：KR1020120003496

申请日：2012-01-11

Applicant: 삼성전자주식회사

Inventor： 유한근 ,  김은성 ,  신철호

IPC: H01L21/027

CPC classification number: H01L21/02337 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/76816 ,  H01L27/2409 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1675 ,  H01L21/0274

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to form a fine contact hole by an etching process using a spacer line pattern which covers a sidewall of a photoresist pattern. CONSTITUTION: A first mask layer (3) and a second mask layer (5) are successively laminated on an etched layer (1). A first spacer line pattern (9) extended in a first direction is formed on the second mask layer. A first planarization layer (11) with an upper side which is flat is formed on the second mask layer. A third mask layer (13) is formed on the first planarization layer. A second spacer line pattern (17) extended in a second direction is formed on the third mask layer.

Abstract translation: 目的：提供一种制造半导体器件的方法，通过使用覆盖光致抗蚀剂图案的侧壁的间隔线图案的蚀刻工艺形成精细接触孔。 构成：在蚀刻层（1）上依次层叠第一掩模层（3）和第二掩模层（5）。 在第二掩模层上形成沿第一方向延伸的第一间隔线图案（9）。 在第二掩模层上形成具有平坦的上侧的第一平坦化层（11）。 在第一平坦化层上形成第三掩模层（13）。 在第三掩模层上形成沿第二方向延伸的第二间隔线图案（17）。

公开(公告)号：KR101688838B1

公开(公告)日：2016-12-22

申请号：KR1020110005728

申请日：2011-01-20

Applicant: 삼성전자주식회사

Inventor： 유한근 ,  민경진 ,  이성수 ,  주석호 ,  공유철 ,  장대현

IPC: H01L21/768 ,  H01L21/027

CPC classification number: H01L27/11565 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/32139 ,  H01L27/11575 ,  H01L27/11582

Abstract: 반도체소자의연결구조체의형성방법에서, 기판상에희생막및 층간절연막을반복적층한다. 최상부의희생막상에식각마스크패턴들및 상기식각마스크패턴들측벽에측벽블록킹패턴들을형성한다. 가장자리의첫 번째측벽블록킹패턴을선택적으로노출하는제1 포토레지스트패턴을형성한다. 상기제1 포토레지스트패턴및 식각마스크패턴을이용하여노출된상기희생막및 층간절연막을식각한다. 가장자리의두 번째측벽블록킹패턴이노출되도록상기식각마스크패턴및 제1 포토레지스트패턴의일부를제거하여제2 포토레지스트패턴을형성한다. 상기제2 포토레지스트패턴을이용하여노출된상기희생막및 층간절연막을식각하여연결구조체를형성한다. 상기방법에의하면, 균일한폭으로측방이노출되는계단형상의연결구조체를형성할수 있다.

Abstract translation: 一种制造半导体器件的方法包括在存储单元区域上形成存储单元，在连接区域上交替地形成牺牲层和绝缘中间层，以提供配置为电连接存储单元的布线，形成包括蚀刻掩模图案 在顶部牺牲层上的元件，在每个蚀刻掩模图案元件的每个侧壁上形成阻挡侧壁，形成第一光致抗蚀剂图案，选择性地将第一阻挡侧壁从存储器单元区域最远地覆盖并覆盖其它阻挡侧壁，蚀刻暴露顶部 牺牲层和绝缘中间层以暴露第二牺牲层，通过横向去除第一光致抗蚀剂图案至第二阻挡侧壁暴露的程度形成第二光致抗蚀剂图案，并将暴露的顶部和第二牺牲层和绝缘夹层蚀刻到 形成一个楼梯形状 d侧边缘部分。

公开(公告)号：KR1020140121617A

公开(公告)日：2014-10-16

申请号：KR1020130038048

申请日：2013-04-08

Applicant: 삼성전자주식회사

Inventor： 조중래 ,  강대근 ,  김은성 ,  신철호 ,  유한근

IPC: H01L27/092 ,  H01L21/28 ,  H01L21/3205

CPC classification number: H01L27/092 ,  H01L21/823412 ,  H01L21/823425 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/088 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/165 ,  H01L29/665 ,  H01L29/66636 ,  H01L29/7834

Abstract: 반도체 장치는 기판의 제1 및 제2 영역들 상에 각각 형성된 제1 및 제2 게이트 구조물들, 제1 및 제2 게이트 구조물들에 인접한 기판 상부에 각각 형성된 제1 및 제2 불순물 영역들, 제2 불순물 영역 상에 형성된 페르미(Fermi) 준위 고정막, 제1 불순물 영역 및 페르미 준위 고정막 상에 각각 형성된 제1 및 제2 금속 실리사이드 막들 및 제1 및 제2 금속 실리사이드 막들 상에 각각 형성된 제1 및 제2 콘택 플러그들을 포함하며, 페르미 준위 고정막은 제2 금속 실리사이드 막의 페르미 준위를 특정 에너지 준위로 고정시킨다.

Abstract translation: 半导体器件包括分别形成在衬底的第一和第二区域上的第一和第二栅极结构，形成在与第一和第二栅极结构相邻的衬底的上部上的第一和第二异物区域，形成在第一和第二栅极结构上的费米能级定影膜 分别形成在第一异物区域上的第二异物区域，第一和第二金属硅化物膜和费米能级定影膜，以及分别形成在第一和第二金属硅化物膜上的第一和第二接触塞。 费米能级定影膜以特定的能级固定第二金属硅化物膜的费米能级。

公开(公告)号：KR1020110111809A

公开(公告)日：2011-10-12

申请号：KR1020100031073

申请日：2010-04-05

Applicant: 삼성전자주식회사

Inventor： 김하나 ,  민경진 ,  신철호 ,  주석호 ,  유한근 ,  한영훈

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11578 ,  H01L21/033 ,  H01L21/0337 ,  H01L27/11548 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11575 ,  H01L21/28141 ,  H01L27/0688

Abstract: 본 발명은 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법에 관한 것으로, 다수개의 박막을 플레이트 형태로 적층하고, 상기 다수개의 박막 중 최상층의 박막 상에 마스크를 형성하고, 상기 마스크를 이용한 에칭으로 상기 최상층의 박막을 패터닝하고, 상기 마스크를 순차 확대하고, 그리고 상기 순차 확대된 마스크를 이용한 에칭으로 나머지 박막들을 순차 패터닝하는 것을 포함하여, 상기 다수개의 박막을 상기 플레이트 형태에서 계단 형태로 형성하는 패터닝 방법을 이용하여 계단형 구조를 가진 컨트롤 게이트를 포함하는 불휘발성 메모리 소자를 제조할 수 있다.

公开(公告)号：KR101903477B1

公开(公告)日：2018-10-02

申请号：KR1020120003496

申请日：2012-01-11

Applicant: 삼성전자주식회사

Inventor： 유한근 ,  김은성 ,  신철호

IPC: H01L21/027

CPC classification number: H01L21/02337 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/76816 ,  H01L27/2409 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1675

Abstract: 본발명은반도체장치의제조방법을제공한다. 이방법에서는, 포토레지스트패턴의측벽을덮는스페이서라인패턴을이용하여식각공정을진행하여미세한콘택홀의형성이가능하다. 또한, 격자형태의마스크패턴을형성한후에평탄화막을이용하여평탄화식각공정을진행한다. 이로써, 리프팅문제나설비오염문제를야기시킬수 있는막들을제거할수 있다.

公开(公告)号：KR1020120084396A

公开(公告)日：2012-07-30

申请号：KR1020110005728

申请日：2011-01-20

Applicant: 삼성전자주식회사

Inventor： 유한근 ,  민경진 ,  이성수 ,  주석호 ,  공유철 ,  장대현

IPC: H01L21/768 ,  H01L21/027

CPC classification number: H01L27/11565 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/32139 ,  H01L27/11575 ,  H01L27/11582 ,  H01L21/768 ,  H01L21/0274

Abstract: PURPOSE: A manufacturing method of a connect structure and a manufacturing method of a semiconductor device using the same are provided to form a connection wire on a predetermined position by using a coupling structure. CONSTITUTION: A sacrificing layer(30) and an inter-layer insulating layer(20) are repeatedly laminated on a substrate. Sidewall blocking patterns(46a-46g) are formed on sidewalls of etch mask patterns. A first photo resist pattern, which selectively exposes a first sidewall blocking pattern on an edge, is formed. The sacrificing layer and the inter-layer insulating layer are etched by using the first photo resist pattern and the etch mask pattern. A second photoresist pattern is formed by eliminating a part of the first photo resist pattern and the etch mask pattern. A coupling structure is formed by etching the exposed sacrificing layer and the inter-layer insulating layer.

Abstract translation: 目的：提供一种连接结构的制造方法和使用其的半导体器件的制造方法，以通过使用耦合结构在预定位置形成连接线。 构成：将牺牲层（30）和层间绝缘层（20）反复层压在基板上。 侧壁阻挡图案（46a-46g）形成在蚀刻掩模图案的侧壁上。 形成了在边缘上选择性地暴露第一侧壁阻挡图案的第一光刻胶图案。 通过使用第一光致抗蚀剂图案和蚀刻掩模图案蚀刻牺牲层和层间绝缘层。 通过消除第一光致抗蚀剂图案的一部分和蚀刻掩模图案来形成第二光致抗蚀剂图案。 通过蚀刻暴露的牺牲层和层间绝缘层形成耦合结构。