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公开(公告)号：KR101239962B1
公开(公告)日：2013-03-06
申请号：KR1020060040389
申请日：2006-05-04
Applicant: 삼성전자주식회사
IPC: H01L21/8247
CPC classification number: H01L45/04 , H01L45/12 , H01L45/1233 , H01L45/146
Abstract: 본 발명은 가변 저항 물질을 포함하는 비휘발성 메모리 소자에 관한 것이다. 비휘발성 메모리 소자에 있어서, 가변 저항 물질을 포함하는 비휘발성 메모리 소자에 있어서, 하부 전극; 상기 하부 전극 상에 산화물로 형성된 버퍼층; 상기 버퍼층 상에 형성되며 가변 저항 특성을 지닌 산화층; 및 상기 산화층 상에 형성된 상부 전극;을 포함하는 가변 저항 메모리 소자를 제공한다.
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公开(公告)号：KR1020080000358A
公开(公告)日：2008-01-02
申请号：KR1020060058098
申请日：2006-06-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L45/04 , H01L45/12 , H01L45/1233 , H01L45/146 , Y10S438/90 , G11C13/0004
Abstract: A variable resistance random access memory is provided to use a low-cost metal as a lower electrode by forming an n+ interface layer between the lower electrode and an n buffer layer and to decrease a manufacturing cost. A variable resistance random access memory includes a lower electrode(20), an n+ interface layer(22), a buffer layer(24), an oxide layer(26), and an upper electrode(28). The n+ interface layer is formed on the lower electrode. The buffer layer is formed on the n+ interface layer. The oxide layer is formed on the buffer layer and has a variable resistance. The upper electrode is formed on the oxide film. The oxide film is made of a p-type transition metal oxide.
Abstract translation: 提供了一种可变电阻随机存取存储器，通过在下电极和n缓冲层之间形成n +界面层来降低制造成本，从而将低成本金属用作下电极。 可变电阻随机存取存储器包括下电极（20），n +界面层（22），缓冲层（24），氧化物层（26）和上电极（28）。 n +界面层形成在下电极上。 缓冲层形成在n +界面层上。 氧化物层形成在缓冲层上并具有可变电阻。 上电极形成在氧化膜上。 氧化膜由p型过渡金属氧化物制成。
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公开(公告)号：KR1020070106224A
公开(公告)日：2007-11-01
申请号：KR1020060038844
申请日：2006-04-28
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/101 , G11C11/5685 , G11C13/0007 , G11C2213/15 , G11C2213/32 , G11C2213/34 , G11C2213/52 , H01L29/24 , H01L29/8615 , H01L45/04 , H01L45/12 , H01L45/1233 , H01L45/146
Abstract: An NVM(non-volatile memory) device is provided to supply the NVM device with a stabilized operation characteristic by forming a buffer layer between an upper electrode and a memory node. A first oxide layer(22) is formed on a lower electrode(20). A second oxide layer(24) is formed on the first oxide layer, having a variable resistance characteristic. A buffer layer(26) is formed on the second oxide layer. An upper electrode(28) is formed on the buffer layer. The second oxide layer is formed of a p-type transition metal oxide. The buffer layer is formed of a p-type oxide.
Abstract translation: 提供NVM（非易失性存储器）装置，通过在上电极和存储器节点之间形成缓冲层来向NVM装置提供稳定的操作特性。 第一氧化物层（22）形成在下电极（20）上。 在第一氧化物层上形成具有可变电阻特性的第二氧化物层（24）。 在第二氧化物层上形成缓冲层（26）。 在缓冲层上形成上电极（28）。 第二氧化物层由p型过渡金属氧化物形成。 缓冲层由p型氧化物形成。
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公开(公告)号：KR100723420B1
公开(公告)日：2007-05-30
申请号：KR1020060016224
申请日：2006-02-20
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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5.发明授权
公开(公告)号：KR100718142B1
公开(公告)日：2007-05-14
申请号：KR1020050117225
申请日：2005-12-02
Applicant: 삼성전자주식회사
IPC: H01L27/108 , B82Y10/00
Abstract: A storage node having a metal-insulator-metal structure, a non-volatile memory device including a storage node having a metal-insulator-metal (MIM) structure and a method of operating the same are provided. The memory device may include a switching element and a storage node connected to the switching element. The storage node may include a first metal layer, a first insulating layer and a second metal layer, sequentially stacked, and a nano-structure layer. The storage node may further include a second insulating layer and a third metal layer. The nano-structure layer, which is used as a carbon nano-structure layer, may include at least one fullerene layer.
Abstract translation: 提供了具有金属 - 绝缘体 - 金属结构的存储节点，包括具有金属 - 绝缘体 - 金属（MIM）结构的存储节点的非易失性存储器件及其操作方法。 存储器件可以包括开关元件和连接到开关元件的存储节点。 存储节点可以包括依次堆叠的第一金属层，第一绝缘层和第二金属层以及纳米结构层。 存储节点可以进一步包括第二绝缘层和第三金属层。 用作碳纳米结构层的纳米结构层可以包括至少一个富勒烯层。
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Patent Agency Ranking
公开(公告)号：KR1020140121617A
公开(公告)日：2014-10-16
申请号：KR1020130038048
申请日：2013-04-08
Applicant: 삼성전자주식회사
IPC: H01L27/092 , H01L21/28 , H01L21/3205
CPC classification number: H01L27/092 , H01L21/823412 , H01L21/823425 , H01L21/823807 , H01L21/823814 , H01L27/088 , H01L27/10894 , H01L27/10897 , H01L29/165 , H01L29/665 , H01L29/66636 , H01L29/7834
Abstract: 반도체 장치는 기판의 제1 및 제2 영역들 상에 각각 형성된 제1 및 제2 게이트 구조물들, 제1 및 제2 게이트 구조물들에 인접한 기판 상부에 각각 형성된 제1 및 제2 불순물 영역들, 제2 불순물 영역 상에 형성된 페르미(Fermi) 준위 고정막, 제1 불순물 영역 및 페르미 준위 고정막 상에 각각 형성된 제1 및 제2 금속 실리사이드 막들 및 제1 및 제2 금속 실리사이드 막들 상에 각각 형성된 제1 및 제2 콘택 플러그들을 포함하며, 페르미 준위 고정막은 제2 금속 실리사이드 막의 페르미 준위를 특정 에너지 준위로 고정시킨다.
Abstract translation: 半导体器件包括分别形成在衬底的第一和第二区域上的第一和第二栅极结构，形成在与第一和第二栅极结构相邻的衬底的上部上的第一和第二异物区域，形成在第一和第二栅极结构上的费米能级定影膜 分别形成在第一异物区域上的第二异物区域，第一和第二金属硅化物膜和费米能级定影膜，以及分别形成在第一和第二金属硅化物膜上的第一和第二接触塞。 费米能级定影膜以特定的能级固定第二金属硅化物膜的费米能级。
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公开(公告)号：KR101217555B1
公开(公告)日：2013-01-02
申请号：KR1020060058893
申请日：2006-06-28
Applicant: 삼성전자주식회사
IPC: H01L29/786 , H01L29/78
CPC classification number: H01L29/8086 , H01L29/66901
Abstract: 본발명은접합전계효과박막트랜지스터에관한것이다. 개시된본 발명의접합전계효과박막트랜지스터는, 기판상에형성된제1 게이트전극과, 상기제1 게이트전극상에형성된제1 도전형제1 게이트반도체패턴과, 상기기판및 상기제1 도전형제1 게이트반도체패턴상에형성된제2 도전형반도체채널층과, 상기제2 도전형반도체채널층상에상기제1 도전형제1 게이트반도체패턴형성영역과대응하는영역의양측으로이격하여형성된소오스및 드레인전극을포함할수 있다. 상기제1 게이트반도체패턴과상기반도체채널층은투명산화막일수 있고, 상기제1 게이트반도체패턴은 SrCuO및 NiO 중어느하나로형성될수 있으며, 상기제1 게이트반도체패턴이 SrCuO로형성된경우상기반도체채널층은 ZnO로형성되고, 상기제1 게이트반도체패턴이 NiO로형성된경우상기반도체채널층은 IZO로형성될수 있다. 상기소오스전극과드레인전극사이의제2 도전형반도체채널층부분상에형성된제1 도전형제2 게이트반도체패턴및 상기제1 도전형제2 게이트반도체패턴상에형성된제2 게이트전극이더 구비될수 있다.
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公开(公告)号：KR1020080000960A
公开(公告)日：2008-01-03
申请号：KR1020060058893
申请日：2006-06-28
Applicant: 삼성전자주식회사
IPC: H01L29/786 , H01L29/78
CPC classification number: H01L29/8086 , H01L29/66901 , H01L29/4908 , H01L29/78648 , H01L29/7869
Abstract: A junction field effect thin film transistor is provided to utilize an interface as a channel by adjusting a size of a depletion layer of a p-n junction, thereby increasing carrier mobility. A first gate electrode(200a) is formed on a substrate, and a first conductive-type first gate semiconductor pattern(250a) is formed on the first gate electrode. A second conductive-type semiconductor channel layer(300) is formed on the substrate and the first conductive-type first gate semiconductor pattern. Source and drain electrodes(400a,400b) are formed on the second conductive-type semiconductor pattern, and are located at both sides of the first conductive-type gate semiconductor pattern. A first conductive-type second gate semiconductor pattern(250b) is formed on a portion of the second conductive-type semiconductor channel layer between the source electrode and the drain electrode, and a second gate electrode(200b) is formed on the first conductive-type second gate semiconductor pattern.
Abstract translation: 提供结场效应薄膜晶体管，以通过调节p-n结的耗尽层的尺寸来利用界面作为沟道，从而增加载流子迁移率。 在基板上形成第一栅电极（200a），在第一栅电极上形成第一导电型第一栅极半导体图案（250a）。 在基板和第一导电型第一栅极半导体图案上形成第二导电型半导体沟道层（300）。 源极和漏极（400a，400b）形成在第二导电型半导体图案上，并且位于第一导电型栅极半导体图案的两侧。 在源电极和漏电极之间的第二导电型半导体沟道层的一部分上形成第一导电型第二栅极半导体图案（250b），在第一导电型半导体图案 型第二栅极半导体图案。
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公开(公告)号：KR1020070107861A
公开(公告)日：2007-11-08
申请号：KR1020060040389
申请日：2006-05-04
Applicant: 삼성전자주식회사
IPC: H01L21/8247
CPC classification number: H01L45/04 , H01L45/12 , H01L45/1233 , H01L45/146
Abstract: A variable resistance memory device having a buffer layer which is formed on a bottom electrode is provided to be used as a cross type memory device having stable switching property as a simple structure, and to be able to provide a non volatile memory device by forming a buffer layer between a top electrode and a memory mode. A non volatile memory device including a variable resistance material includes a bottom electrode(20), a buffer layer(22), an oxide layer(24) and an top electrode(26). The buffer layer is formed with an oxidized substance on the bottom electrode. The oxide layer having a variable resistance property is formed on the buffer layer. The top electrode is formed on the oxide layer.
Abstract translation: 具有形成在底部电极上的缓冲层的可变电阻存储器件被设置为作为简单结构具有稳定的开关特性的交叉型存储器件，并且能够通过形成非易失性存储器件来提供非易失性存储器件 在顶部电极和存储器模式之间的缓冲层。 包括可变电阻材料的非易失性存储器件包括底部电极（20），缓冲层（22），氧化物层（24）和顶部电极（26）。 缓冲层在底部电极上形成氧化物质。 在缓冲层上形成具有可变电阻特性的氧化物层。 顶部电极形成在氧化物层上。
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公开(公告)号：KR100718155B1
公开(公告)日：2007-05-14
申请号：KR1020060018879
申请日：2006-02-27
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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