公开(公告)号：KR1020070081025A

公开(公告)日：2007-08-14

申请号：KR1020060012712

申请日：2006-02-09

Applicant: 삼성전자주식회사

Inventor： 이한신

IPC: H01L21/336 ,  H01L21/8244 ,  H01L27/11

CPC classification number: H01L27/0688 ,  H01L21/8221 ,  H01L27/11 ,  H01L27/1108

Abstract: A multilayered semiconductor device is provided to reduce the resistance of a semiconductor device by forming a contact pattern for electrically connecting a semiconductor substrate to a semiconductor layer formed on the substrate wherein a transistor layer is formed in the semiconductor layer and the contact surface of the contact pattern and the semiconductor layer is made of an impurity layer of a high density. A first transistor(TD) having a first source/drain region(56s,56n) is formed in a semiconductor substrate(50). A semiconductor layer is formed on the semiconductor substrate. A second transistor(TL) having a second source/drain region(62s,62d) is formed in the semiconductor layer. A contact pattern(66) is vertically extended from the semiconductor substrate, having a contact surface with the semiconductor layer. A part of the semiconductor layer in contact with the contact pattern is doped with a higher density than that of the second source/drain region. The contact pattern can penetrate the semiconductor layer. The first source/drain region can electrically be connected to the second source/drain region by the contact pattern.

Abstract translation: 提供了一种多层半导体器件，用于通过形成用于将半导体衬底电连接到形成在衬底上的半导体层的接触图案来减小半导体器件的电阻，其中在半导体层中形成晶体管层和接触表面 图案，并且半导体层由高密度的杂​​质层制成。 具有第一源/漏区（56s，56n）的第一晶体管（TD）形成在半导体衬底（50）中。 在半导体衬底上形成半导体层。 在半导体层中形成具有第二源/漏区（62s，62d）的第二晶体管（TL）。 接触图案（66）从半导体衬底垂直延伸，具有与半导体层的接触表面。 与接触图形接触的半导体层的一部分掺杂有比第二源极/漏极区更高的密度。 接触图案可以穿透半导体层。 第一源极/漏极区域可以通过接触图案电连接到第二源极/漏极区域。

公开(公告)号：KR100475050B1

公开(公告)日：2005-07-05

申请号：KR1019980039726

申请日：1998-09-24

Applicant: 삼성전자주식회사

Inventor： 이한신

IPC: H01L21/76

Abstract: 트렌치 소자분리에서 발생되는 결함을 방지하기 위해서 채용된 트렌치 측벽 상의 실리콘질화막라이너 상에 절연막스페이서를 형성하여 후속 식각 공정에서 실리콘질화막라이너가 과도하게 식각되는 것을 방지하기 위한 트렌치 소자분리 방법 및 그로부터 제조되는 트렌치 소자분리 구조에 관하여 개시한다. 트렌치 측벽에 형성되어 반도체기판에 스트레스가 발생되는 것을 억제하기 위한 질화막라이너를 스페이서 형태로 변형시킴으로써, 활성영역의 반도체기판 상부에 적층되어 식각마스크로 이용되는 실리콘질화막패턴과 상호 분리되도록 한다.

公开(公告)号：KR1020050030795A

公开(公告)日：2005-03-31

申请号：KR1020030066987

申请日：2003-09-26

Applicant: 삼성전자주식회사

Inventor： 이한신 ,  박승현

IPC: H01L29/78

Abstract: A well structure incorporated in a semiconductor device is provided to simultaneously avoid a soft error and latch-up by forming the second conductive well in the first conductive substrate wherein the second conductive well is formed under an isolation layer so as to have a sidewall aligned with the edge of the isolation layer. A substrate(10) of the first conductivity type is prepared. An isolation region and an active region are defined in the substrate. A well of the second conductivity type is formed under the isolation region wherein the edge of the well is aligned with the edge of the isolation region.

Abstract translation: 提供结合在半导体器件中的阱结构，以通过在第一导电衬底中形成第二导电阱以同时避免软错误和闭锁，其中第二导电阱形成在隔离层下方以具有与 隔离层的边缘。 制备第一导电类型的衬底（10）。 在衬底中限定隔离区和有源区。 在隔离区域之下形成第二导电类型的阱，其中阱的边缘与隔离区域的边缘对准。

公开(公告)号：KR1020040021722A

公开(公告)日：2004-03-11

申请号：KR1020020051322

申请日：2002-08-29

Applicant: 삼성전자주식회사

Inventor： 서상훈 ,  박승현 ,  이한신 ,  김무성 ,  양원석

IPC: H01L27/092

CPC classification number: H01L29/7833 ,  H01L21/2652 ,  H01L21/823814 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/6659

Abstract: PURPOSE: A semiconductor device and a fabricating method thereof are provided to form an ion implantation layer for high-density source/drain of a PMOS transistor by using the second insulating layer as a mask instead of an etch stop layer. CONSTITUTION: The first insulating layer is formed on an entire surface of a semiconductor substrate including a PMOS transistor region, an NMOS transistor region, a PMOS transistor gate pattern(PG), an NMOS transistor gate pattern(NG), an n-type well, and a p-type well. Ions are implanted on the p-type well to form a high-density source/drain by forming a photoresist pattern on the NMOS transistor gate pattern(NG) and the p-type well including a gate spacer and using the insulating layer formed on the PMOS transistor gate pattern(PG) and the second gate spacer(16b). An interlayer and a contact(C) are formed thereon.

Abstract translation: 目的：提供半导体器件及其制造方法，以通过使用第二绝缘层作为掩模而不是蚀刻停止层来形成用于PMOS晶体管的高密度源极/漏极的离子注入层。 构成：第一绝缘层形成在包括PMOS晶体管区域，NMOS晶体管区域，PMOS晶体管栅极图案（PG），NMOS晶体管栅极图案（NG），n型阱的半导体衬底的整个表面上 ，和p型井。 通过在NMOS晶体管栅极图案（NG）上形成光致抗蚀剂图案和包括栅极间隔物的p型阱，并且使用形成在p型阱上的绝缘层，将Ions植入p型阱以形成高密度源极/漏极 PMOS晶体管栅极图案（PG）和第二栅极间隔物（16b）。 在其上形成中间层和接触（C）。

公开(公告)号：KR1020020004729A

公开(公告)日：2002-01-16

申请号：KR1020000038917

申请日：2000-07-07

Applicant: 삼성전자주식회사

Inventor： 이한신

IPC: H01L21/763

Abstract: PURPOSE: A method for isolating a trench device and a structure thereof are provided to fill an inside of a trench without a void, and protect a profile of an isolation layer. CONSTITUTION: An etch mask pattern is formed on a semiconductor substrate(10). A trench is formed by using the etch mask pattern as an etch mask to etch the exposed semiconductor substrate(10). An oxide layer(19) is formed on an inner wall and a bottom of a trench. An oxide barrier layer(20) is formed on the oxide layer(19). The first material layer is formed on the whole surface of the above structure. The first material layer pattern(23b) is formed on etching the first material layer. A recess portion is formed by etching the first material layer pattern(23b). The second material layer is formed on the whole surface of the above structure. The second material layer is formed on the whole surface. The second material layer pattern(27b) is formed by etching the second material layer. The etch mask is removed.

Abstract translation: 目的：提供一种用于隔离沟槽器件及其结构的方法，以便在没有空隙的情况下填充沟槽的内部，并保护隔离层的轮廓。 构成：在半导体衬底（10）上形成蚀刻掩模图案。 通过使用蚀刻掩模图案作为蚀刻掩模来蚀刻暴露的半导体衬底（10）来形成沟槽。 在沟槽的内壁和底部上形成氧化物层（19）。 氧化物阻挡层（20）形成在氧化物层（19）上。 第一材料层形成在上述结构的整个表面上。 在蚀刻第一材料层时形成第一材料层图案（23b）。 通过蚀刻第一材料层图案（23b）形成凹部。 第二材料层形成在上述结构的整个表面上。 第二材料层形成在整个表面上。 通过蚀刻第二材料层形成第二材料层图案（27b）。 蚀刻掩模被去除。

公开(公告)号：KR1019990073748A

公开(公告)日：1999-10-05

申请号：KR1019980006840

申请日：1998-03-02

Applicant: 삼성전자주식회사

Inventor： 박태서 ,  신유균 ,  이한신

IPC: H01L27/08

Abstract: 본 발명은 집적 회로에 트렌치 아이솔레이션 구조를 형성하는 방법을 제공하여, 더 많은 범위의 생산 제품들이 향상된 신뢰도와 수용할 만한 TDDB(time-dependent dielectric breakdown)를 가지게 한다. 이 제조 방법은 반도체 기판에 트렌치를 식각하는 단계; 트렌치의 측벽과 바닦에 측벽-절연막을 형성하는 단계; 및 트렌치 내부와 반도체 기판 위에 트렌치-절연막을 증착하는트렌치-절연막을 증착하는 단계와 연관된다. 측벽-절연막은 트렌치-절연막의 식각율보다 더 낮은 식각율을 갖도록 형성된다. 이러한 식각율 상의 차이의 결과로, 제조 공정의 후속부분 동안에 일어나는 습식 식각 동안 측벽-절연막이 지나치게 손상되지 않는다.
이것은 기판과 측벽-절연막, 및 게이트 옥사이드 사이의 인터페이스를 더욱 안정적으로 만든다. 식각율 상의 차이는, 후속공정 동안 사용되는 열처리 공정을 문턱 온도 이하로 유지시켜, 트렌치-아이솔레이션 막의 식각율을 매우 낮게 떨어뜨림으로써 얻을 수 있다. 식각율 상의 차이는 또한, 측벽-절연막과 트렌치-절연막에 다른 물질을 사용하거나, 또는 다중의 열처리공정을 사용하여 얻을 수도 있다.

公开(公告)号：KR100183860B1

公开(公告)日：1999-04-15

申请号：KR1019960017207

申请日：1996-05-21

Applicant: 삼성전자주식회사

Inventor： 박태서 ,  박문한 ,  신유균 ,  이한신

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: 본 발명은 반도체 장치의 트렌치 소자 분리 방법에 관한 것으로, 본 발명에서는 반도체 장치의 소자 분리 공정에 있어서 트렌치를 매립하기 위한 절연 물질을 1000~1400℃의 온도에서 30분~8시간 동안 어닐링하여 치밀화한다. 본 발명에 의하면, 트렌치 매립 물질의 치밀화 효율이 향상되어 험프 현상이나 역 협폭 효과를 방지할 수 있다.

公开(公告)号：KR100183854B1

公开(公告)日：1999-04-15

申请号：KR1019960016259

申请日：1996-05-15

Applicant: 삼성전자주식회사

Inventor： 이한신 ,  박문한 ,  신유균

IPC: H01L21/76

Abstract: 본 발명은 반도체 장치의 트렌치 소자 분리 방법에 관한 것으로, 본 발명에서는 반도체 장치의 소자 분리를 위하여 반도체 기판 상에 스트레스 완충층 및 식각 방지층을 차례대로 적층하고, 상기 반도체 기판의 소자 분리 영역이 노출되도록 상기 식각 방지층 및 스트레스 완충층을 패터닝함으로써 식각 방지층 패턴 및 스트레스 완충층 패턴을 형성하고, 상기 스트레스 완충층 패턴의 노출된 측벽을 습식 식각에 의해 일부 식각하여 언더컷을 형성하고, 상기 식각 방지층 패턴을 마스크로 하여 상기 반도체 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계를 포함한다. 본 발명에 의하면, 비교적 단순한 공정에 의해 트렌치의 코너 부분이 라운딩됨으로써, 반도체 장치에서 험프 현상 및 영역협폭 효과가 발생하는 것을 효과적으로 방지할 수 있다.

公开(公告)号：KR1019980012269A

公开(公告)日：1998-04-30

申请号：KR1019960031204

申请日：1996-07-29

Applicant: 삼성전자주식회사

Inventor： 이한신

IPC: H01L21/76

公开(公告)号：KR1019970060449A

公开(公告)日：1997-08-12

申请号：KR1019960001955

申请日：1996-01-29

Applicant: 삼성전자주식회사

Inventor： 이한신

IPC: H01L21/76

Abstract: 트렌치 측벽의 프로파일을 개선한 반도체 장치의 트렌치 소자분리 방법에 관하여 개시한다. 본 발명은 반도체 장치의 소자분리 방법에 있어서, 반도체 기판 상에 스트레스 버퍼 역할을 하는 제1물질층, 활성영역을 한정하기 위한 제2물질층 및 트렌치 형성을 위한 마스크 역할을 수행하는 제3물질층을 차례로 형성하는 단계와, 상기 제3물질층, 제2물질층 및 제1물질층을 패터닝하여 활성영역을 정의하는 단계와, 상기 패터닝된 제3물질층, 제2물질층 및 제1물질층을 마스크로 상기 기판을 식각하여 트렌치를 형성하는 과정과, 상기 트렌치가 형성된 기판의 전면에 제1산화막을 형성하는 단계와, 상기 제1산화막을 습식식각에 대한 저항력을 갖게 어닐링하는 단계와, 상기 트렌치를 제2산화막으로 매립(filling)하는 단계와, 상기 제2산화막, 제1산화막 및 제3물질층을 식각하여 평탄화하는 단계와, 상기 제2물질층 및 제1물질층을 차례로 제거하는 단계 이루어진 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법을 제공한다. 본 발명에 의하면, 습식식각에 대한 저항력이 큰 어닐링된 제1산화막을 트렌치의 둘레에 형성함으로써 반도체 장치의 험프 현상 및 역 협폭 효과를 방지한다.