公开(公告)号：KR101923120B1

公开(公告)日：2018-11-28

申请号：KR1020120028575

申请日：2012-03-21

Applicant: 삼성전자주식회사

Inventor： 김호준 ,  이해왕 ,  박철홍 ,  손동균 ,  윤종식

IPC: H01L21/28

CPC classification number: H01L23/5384 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76885 ,  H01L21/76897 ,  H01L21/823437 ,  H01L21/823475 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53266 ,  H01L29/7827 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 인접하는패턴을연결하는각각의컨택사이에형성되는스페이서를사용하여, 스케일러빌러티(scalability)를향상시키는반도체소자를제공하는것이다. 기판상에형성되는층간절연막패턴, 상기층간절연막패턴내에형성되고, 제1 방향으로제1 길이를갖는제1 배선, 상기층간절연막패턴내에상기제1 배선과이격되어형성되고, 상기제1 방향으로상기제1 길이과다른제2 길이를갖는제2 배선, 상기제1 배선및상기제2 배선과접하도록형성되어, 상기제1 배선과상기제2 배선을전기적으로분리시키는스페이서를포함한다.

公开(公告)号：KR1020130106917A

公开(公告)日：2013-10-01

申请号：KR1020120028575

申请日：2012-03-21

Applicant: 삼성전자주식회사

Inventor： 김호준 ,  이해왕 ,  박철홍 ,  손동균 ,  윤종식

IPC: H01L21/28

CPC classification number: H01L23/5384 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76885 ,  H01L21/76897 ,  H01L21/823437 ,  H01L21/823475 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53266 ,  H01L29/7827 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the scalability by using a spacer formed between contacts. CONSTITUTION: An interlayer insulating film pattern (100) is formed on a substrate. A first wiring (200) is formed within the interlayer insulating film pattern and has a first length in a first direction. A second wiring (400) is formed within the interlayer insulating film pattern to be spaced apart from the first wiring and has a second length in the first direction. A spacer (300) is in contact with the first and second wirings. The spacer electrically separates the first wiring and the second wiring.

Abstract translation: 目的：提供半导体器件及其制造方法，以通过使用在触点之间形成的间隔来提高可伸缩性。 构成：在基板上形成层间绝缘膜图案（100）。 第一布线（200）形成在层间绝缘膜图案内，并且在第一方向上具有第一长度。 第二布线（400）形成在层间绝缘膜图案内以与第一布线间隔开，并且在第一方向上具有第二长度。 间隔件（300）与第一和第二布线接触。 间隔件电分离第一布线和第二布线。

公开(公告)号：KR100655444B1

公开(公告)日：2006-12-08

申请号：KR1020050089363

申请日：2005-09-26

Applicant: 삼성전자주식회사

Inventor： 강태웅 ,  이해왕

IPC: H01L21/336

Abstract: A transistor structure of a semiconductor device and a fabricating method thereof are provided to vary the width of a channel region by increasing the width of an active region or enlarging the width of a groove region. A groove region(180) is formed in an active pattern(120). A lower semiconductor layer(102) is disposed under the active pattern. A gate pattern(200) crosses the active pattern on the groove region. A gate insulation layer(190) is interposed between the active pattern and the gate pattern. Bottom surface of the groove region is lower than upper surface of the active pattern and higher than lower surface of the active pattern. The active pattern is made of single crystalline silicon. An insulation layer is interposed between the active pattern and the lower semiconductor layer.

Abstract translation: 提供半导体器件的晶体管结构及其制造方法，以通过增加有源区域的宽度或增大沟槽区域的宽度来改变沟道区域的宽度。 凹槽区域（180）形成为有源图案（120）。 下半导体层（102）设置在有源图案下方。 栅极图案（200）穿过沟槽区域上的有源图案。 栅极绝缘层（190）介于有源图案和栅极图案之间。 沟槽区域的底表面低于有源图案的上表面并且高于有源图案的下表面。 有源图案由单晶硅制成。 绝缘层插入在有源图案和下半导体层之间。

公开(公告)号：KR100603931B1

公开(公告)日：2006-07-24

申请号：KR1020050006835

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 이해왕 ,  이기민 ,  박태수

IPC: H01L21/336

Abstract: 여기에는 반도체 소자 제조방법이 개시된다. 이 반도체 소자 제조방법에 의하면 기판 상에 마스크막을 형성한 후 게이트 트랜치를 형성하고, 상기 게이트 트랜치를 도전 물질로 채워 게이트 전극을 형성한 다음 상기 마스크막을 제거한다. 따라서 게이트 전극과 기판 사이의 오정렬을 방지할 수 있다. 또한 상기 게이트 전극을 도핑되지 않은 폴리실리콘층으로 형성한 후 이온 주입 공정에서 불순물 주입으로 원하는 게이트 전극의 형태를 결정하여, 원하는 형태의 반도체 소자를 용이하게 얻을 수 있다.

Abstract translation: 公开了一种制造半导体器件的方法。 根据该半导体器件的制造方法，在基板上形成掩模膜，然后形成栅极沟槽，在栅极沟槽内填充导电材料形成栅极电极，然后去除掩模膜。 因此，可以防止栅电极和衬底之间的错位。 另外，在将栅电极形成为非掺杂多晶硅层之后，通过离子注入工艺中的杂质注入来确定期望的栅电极的形状，从而可以容易地获得期望类型的半导体器件。

公开(公告)号：KR1020170100739A

公开(公告)日：2017-09-05

申请号：KR1020160022949

申请日：2016-02-26

Applicant: 삼성전자주식회사

Inventor： 이해왕

IPC: H01L29/772 ,  H01L29/78 ,  H01L29/66 ,  H01L29/732 ,  H01L21/768

CPC classification number: H01L27/088 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823437 ,  H01L23/535 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/42356 ,  H01L29/517 ,  H01L29/6656 ,  H01L29/7831

Abstract: 반도체소자는, 기판상에형성되고, 제1 에피택셜패턴, 제2 에피택셜패턴및 상기제1 및제2 에피택셜패턴의제1 방향의사이에구비되고적어도하나가적층되는제1 채널패턴을포함하는제1 액티브구조물이구비된다. 상기제1 채널패턴을둘러싸면서상기제1 방향과수직한제2 방향으로연장되는제1 게이트구조물이구비된다. 상기기판상에형성되고, 상기제2 에피택셜패턴, 제3 에피택셜패턴및 상기제2 및제3 에피택셜패턴의상기제1 방향사이에구비되는적어도하나가적층되는제2 채널패턴을포함하고, 상기제2 채널패턴은상기제1 채널패턴과다른적층수를갖는제2 액티브구조물이구비된다. 상기제2 채널패턴을둘러싸면서상기제2 방향으로연장되는제2 게이트구조물이구비된다. 상기반도체소자는서로다른특성을갖는인접한트랜지스터들을포함할수 있다.

Abstract translation: 该半导体器件包括：第一沟道图案，形成在衬底上并且设置在第一外延图案的第一方向，第二外延图案以及第一外延图案和第二外延图案之间，并且其中至少一个被堆叠 提供第一有源结构。 并且第一栅极结构围绕第一沟道图案并且在垂直于第一方向的第二方向上延伸。 以及第二沟道图案，形成在所述衬底上并堆叠在所述第二外延图案，所述第三外延图案以及所述第二和第三外延图案中的至少一个上， 第二沟道图案可以包括具有与第一沟道图案不同数量的层的第二有源结构。 以及围绕第二通道图案并沿第二方向延伸的第二栅极结构。 半导体器件可以包括具有不同特性的相邻晶体管。