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公开(公告)号：KR100824775B1
公开(公告)日：2008-04-24
申请号：KR1020070059362
申请日：2007-06-18
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L27/0285 , H01L29/0692 , H01L29/0847 , H01L29/4238 , H01L29/78
Abstract: An EOS(Electrical Over-Stress) transistor and an ESD(Electro-Static Discharge) protection circuit including the same are provided to form gates of transistors with a connective conductive pattern by using a meandering structure. An active region is formed within a substrate. A plurality of impurity regions(101-109) are formed in a constant interval within the active region of the substrate. A conductive pattern(130) is arranged between the impurity regions to form a meandering shape. A center part of the conductive pattern is connected to a ground terminal. The active region includes a first conductive type. The impurity regions include a second conductive type opposite to the first conductive type. The first conductive type corresponds to a P type.
Abstract translation: 提供包括其的EOS（电过应力）晶体管和ESD（静电放电）保护电路，以通过使用曲折结构形成具有连接导电图案的晶体管的栅极。 在衬底内形成有源区。 在衬底的有源区域内以恒定的间隔形成多个杂质区域（101-109）。 导电图案（130）布置在杂质区之间以形成曲折形状。 导电图案的中心部分连接到接地端子。 有源区包括第一导电类型。 杂质区域包括与第一导电类型相反的第二导电类型。 第一导电类型对应于P型。
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公开(公告)号：KR100675275B1
公开(公告)日：2007-01-26
申请号：KR1020040107441
申请日：2004-12-16
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L23/367 , H01L2924/0002 , H01L2924/00
Abstract: 본 발명은 반도체 장치 및 이 장치의 패드 배치 방법을 공개한다. 이 장치는 기판, 기판의 제1영역에 형성된 적어도 하나이상의 제1액티브 영역, 기판의 제1영역에 인접한 제2영역에 형성된 적어도 하나이상의 제2액티브 영역, 제2액티브 영역 위에 배치된 복수개의 제1콘택들, 제1액티브 영역 위 및 제1콘택들사이에 배치된 제1절연막, 제1콘택들 및 상기 제1절연막 위에 배치된 폴리, 제2영역에 배치된 폴리 위에 배치된 복수개의 제2콘택들, 제1영역에 배치된 폴리 위 및 제2콘택들사이에 배치된 제2절연막, 및 제2절연막 및 제2콘택들 위에 배치된 패드로 이루어져 있다. 따라서, 패드 아래에 배치된 콘택들을 통하여 장치 내부에서 발생된 열이 효율적으로 방출될 수 있다.
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公开(公告)号：KR1020060067582A
公开(公告)日：2006-06-20
申请号：KR1020040106393
申请日：2004-12-15
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/7809 , H01L29/42368 , H01L29/7805 , H01L29/781
Abstract: 역방향 다이오드가 구비된 수직형 디모스 소자가 개시된다. 이 소자는
드레인 영역으로 부터 이격된 복수개의 소오스 영역을 포함한다. 상기 드레인 영역에 이웃하는 소오스 영역은 제 2 도전형의 바디 영역 내에 제 2 도전형의 고농도 확산층이 형성된 제 1 확산 구조이고, 다른 소오스 영역은 제 2 도전형의 바디 영역 내에 제 1 도전형의 고농도 확산층 및 제 2 도전형의 고농도 확산층이 형성된 제 2 확산 구조이다. 상기 드레인 영역에 이웃하는 소오스 영역의 불순물 확산구조를 변경하여 다이오드로 동작하게 함으로써 ESD 또는 EOS에 강한 전류 경로를 형성함으로써 소자의 파괴를 방지할 수 있다.Abstract translation: 公开了一种具有反向二极管的垂直解调元件。 这个设备
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公开(公告)号：KR1020130084934A
公开(公告)日：2013-07-26
申请号：KR1020120005909
申请日：2012-01-18
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: PURPOSE: An electrostatic discharge protection circuit is provided to improve long-term reliability of an integrated circuit by operating not to directly apply high voltage to a middle gate oxide film transistor. CONSTITUTION: Two stack transistors (MVN5,MVN6) are connected to a first power line (L1) and a ground line in series. A first resistor (Res1) is connected between the first power line and a first node. A first transistor (MVN1) and a capacitor (EGC1) are connected between the first node and the ground line in series. A second transistor (MVP1) is connected between a second power line and a second node, and a gate thereof is connected to the ground line. An inverter (MVP3,MVN2) is connected to a third node and the ground line and an input thereof is connected to the second node. A fourth transistor is connected to the first power line, and a gate thereof is connected to the second node.
Abstract translation: 目的：提供一种静电放电保护电路，通过不向中间栅极氧化膜晶体管直接施加高电压，提高集成电路的长期可靠性。 构成：两个堆叠晶体管（MVN5，MVN6）连接到第一电源线（L1）和串联的地线。 第一电阻（Res1）连接在第一电源线和第一节点之间。 第一晶体管（MVN1）和电容器（EGC1）串联连接在第一节点和地线之间。 第二晶体管（MVP1）连接在第二电源线和第二节点之间，其栅极连接到地线。 逆变器（MVP3，MVN2）连接到第三节点，接地线及其输入连接到第二节点。 第四晶体管连接到第一电源线，并且其栅极连接到第二节点。
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公开(公告)号：KR1020100093956A
公开(公告)日：2010-08-26
申请号：KR1020090013128
申请日：2009-02-17
Applicant: 삼성전자주식회사
IPC: H03K19/003 , H03K19/0175
CPC classification number: H01L27/0266 , H01L24/02 , H01L2924/01006 , H01L2924/01015 , H01L2924/01023 , H01L2924/01033 , H01L2924/01047 , H01L2924/13091 , H01L2924/14 , H03K19/003 , H03K19/0175 , H01L2924/00
Abstract: PURPOSE: A pad interface circuit and a pad interface circuit reliability improving method thereof are provided to improve reliability by secluding influence due to the supply of an external power which has higher voltage level than a supplying power. CONSTITUTION: A one terminal of a first stack MOS transistor(M1) is connected to a pad. The bulk of the first stack MOS transistor is connected to a first power supply. One terminal of a second stack MOS transistor(M2) is connected to the different terminal of the first stack MOS transistor. The different terminal of the second stack MOS transistor, a gate, and a bulk are connected to the first power supply. A voltage level reducing circuit(110) generates a feedback voltage by using a pad voltage which is applied from the pad. The feedback voltage is applied to the gate of the first stack MOS transistor.
Abstract translation: 目的：提供焊盘接口电路和焊盘接口电路的可靠性改进方法，以通过提供比供电功率更高的外部电源的外部电源的庇护来提高可靠性。 构成：第一堆叠MOS晶体管（M1）的一个端子连接到焊盘。 第一堆叠MOS晶体管的大部分连接到第一电源。 第二堆叠MOS晶体管（M2）的一个端子连接到第一堆叠MOS晶体管的不同端子。 第二堆叠MOS晶体管，栅极和体的不同端子连接到第一电源。 电压降低电路（110）通过使用从焊盘施加的焊盘电压来产生反馈电压。 反馈电压施加到第一堆叠MOS晶体管的栅极。
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Patent Agency Ranking
公开(公告)号：KR1020090009421A
公开(公告)日：2009-01-23
申请号：KR1020070072671
申请日：2007-07-20
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L27/0248 , H01L21/265 , H01L21/266
Abstract: A transistor manufacturing method having improved electrostatic discharge property is provided to respectively form third and fourth impurity regions under first and second impurity regions, thereby providing improved electrostatic discharge property without changing electric characteristics. A gate electrode(330) is formed on a semiconductor substrate(310). A first impurity region(350) and a second impurity region(360) are formed in the substrate which is adjacent to the gate electrode. A first mask(370) covering a part of the first impurity region, the gate electrode and the second impurity region is formed on the substrate. A third impurity region(380) is formed under the second impurity region by using the first mask as an impurities injection mask. The first mask covers 1/2 or less of a full-width of the second impurity region. A width of the second impurity region covered by the first mask is a location which is spaced from the gate electrode as much as 1micro meter or 3 micro meter. The third impurity region has a conductive type different from the first and second impurity regions.
Abstract translation: 提供具有改善的静电放电特性的晶体管制造方法，以在第一和第二杂质区域分别形成第三和第四杂质区域，从而提供改善的静电放电性能而不改变电特性。 在半导体衬底（310）上形成栅电极（330）。 在与栅电极相邻的衬底中形成第一杂质区（350）和第二杂质区（360）。 覆盖第一杂质区的一部分的第一掩模（370），栅电极和第二杂质区形成在基板上。 通过使用第一掩模作为杂质注入掩模，在第二杂质区下方形成第三杂质区（380）。 第一掩模覆盖第二杂质区域的全宽度的1/2或更小。 由第一掩模覆盖的第二杂质区的宽度是与栅电极间隔多达1微米或3微米的位置。 第三杂质区具有不同于第一和第二杂质区的导电类型。
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公开(公告)号：KR1020060090084A
公开(公告)日：2006-08-10
申请号：KR1020050011296
申请日：2005-02-07
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L27/0262
Abstract: 정전기 방전 보호 소자를 제공한다. 이 소자는 PNPN접합의 정궤환 및 공핍 제어 저항에 의해 과다 전류의 발생을 억제한다. 제 1 도전형 웰에 제 1 도전형의 제 1 확산층이 형성되고, 제 2 도전형 웰에는 제 1 도전형의 제 2 확산층, 제 2 도전형의 제 3 확산층 및 제 4 확산층이 형성되어 있다. 본 발명에서 상기 제 2 도전형 웰은 상기 제 3 및 제 4 확산층 사이에 폭이 좁은 스위칭 통로(switching path)를 포함하는 것을 특징이다.
ESD, EOS, 바이폴라, 웰-
公开(公告)号：KR1020060068701A
公开(公告)日：2006-06-21
申请号：KR1020040107441
申请日：2004-12-16
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L23/367 , H01L2924/0002 , H01L2924/00
Abstract: 본 발명은 반도체 장치 및 이 장치의 패드 배치 방법을 공개한다. 이 장치는 기판, 기판의 제1영역에 형성된 적어도 하나이상의 제1액티브 영역, 기판의 제1영역에 인접한 제2영역에 형성된 적어도 하나이상의 제2액티브 영역, 제2액티브 영역 위에 배치된 복수개의 제1콘택들, 제1액티브 영역 위 및 제1콘택들사이에 배치된 제1절연막, 제1콘택들 및 상기 제1절연막 위에 배치된 폴리, 제2영역에 배치된 폴리 위에 배치된 복수개의 제2콘택들, 제1영역에 배치된 폴리 위 및 제2콘택들사이에 배치된 제2절연막, 및 제2절연막 및 제2콘택들 위에 배치된 패드로 이루어져 있다. 따라서, 패드 아래에 배치된 콘택들을 통하여 장치 내부에서 발생된 열이 효율적으로 방출될 수 있다.
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公开(公告)号：KR101885334B1
公开(公告)日：2018-08-07
申请号：KR1020120005909
申请日：2012-01-18
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 정전기방전보호회로가개시된다. 본발명의실시예들에따른정전기방전보호회로는제1 전원전압을제공하기위한제1 전원라인, 제2 전원전압을제공하기위한제2 전원라인, 접지전압단자에연결된접지라인, 상기제1 전원라인과상기접지라인사이에직렬로연결되는적어도두 개의스택트랜지스터들, 상기제1 전원라인과제1 노드사이에연결되는제1 저항, 상기제1 노드와상기접지라인사이에직렬로연결되는제1 트랜지스터및 제1 커패시터,상기제2 전원라인과제2 노드사이에연결되는제2 트랜지스터, 상기제1 전원라인과제3 노드사이에연결되는제3 트랜지스터, 상기제3 노드와상기접지라인사이에연결되고, 그입력은상기제2 노드에연결되는인버터, 상기제1 전원라인에접속되고그 게이트는상기제2 노드에연결되는제4 트랜지스터및 상기제2 전원라인과상기제3 노드사이에연결되고, 그게이트는상기제4 트랜지스터의일 단자에연결되는제5 트랜지스터를포함한다.
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