公开(公告)号：KR1020030050097A

公开(公告)日：2003-06-25

申请号：KR1020010080489

申请日：2001-12-18

Applicant: 삼성전자주식회사

Inventor： 권은경

IPC: H01L27/04

Abstract: PURPOSE: An electrostatic discharge(ESD) protection circuit of a semiconductor integrated circuit is provided to minimize an influence of a charged device model(CDM) ESD by connecting gates with sources of n-type metal oxide semiconductor(NMOS) transistors while using the same power source. CONSTITUTION: The first inverter receives an input signal, connected between the first supply voltage(VDD1) and the first ground voltage(VSS1). The second inverter receives an output from the first inverter, connected between the first supply voltage and the first ground voltage. The first p-type metal oxide semiconductor(PMOS) transistor has a source connected to the second supply voltage(VDD2) and a gate for receiving an output from the second inverter. The second PMOS transistor has a source connected to the second supply voltage and a gate for receiving an output from the first inverter. The first NMOS transistor has a drain connected to the drain of the first PMOS transistor, a source connected to the second ground voltage(VSS2) and a gate connected to the drain of the second PMOS transistor. The second NMOS transistor has a drain connected to the drain of the second PMOS transistor, a source connected to the second ground voltage and a gate connected to the drain of the first PMOS transistor.

Abstract translation: 目的：提供半导体集成电路的静电放电（ESD）保护电路，以便通过将n型金属氧化物半导体（NMOS）晶体管的栅极连接到栅极上来最小化带电器件模型（CDM）ESD的影响，同时使用它 能量源。 构成：第一个逆变器接收连接在第一电源电压（VDD1）和第一接地电压（VSS1）之间的输入信号。 第二反相器接收来自第一反相器的输出，连接在第一电源电压和第一接地电压之间。 第一p型金属氧化物半导体（PMOS）晶体管具有连接到第二电源电压（VDD2）的源极和用于接收来自第二反相器的输出的栅极。 第二PMOS晶体管具有连接到第二电源电压的源极和用于接收来自第一反相器的输出的栅极。 第一NMOS晶体管具有连接到第一PMOS晶体管的漏极的漏极，连接到第二接地电压（VSS2）的源极和连接到第二PMOS晶体管的漏极的栅极。 第二NMOS晶体管具有连接到第二PMOS晶体管的漏极的漏极，连接到第二接地电压的源极和连接到第一PMOS晶体管的漏极的栅极。

公开(公告)号：KR1020000002030A

公开(公告)日：2000-01-15

申请号：KR1019980022569

申请日：1998-06-16

Applicant: 삼성전자주식회사

Inventor： 권은경

IPC: H05F3/00

Abstract: PURPOSE: A block guard ring structure of a semiconductor equipment is provided to protect the semiconductor equipment from electrostatic discharge. CONSTITUTION: The block guard ring structure of a semiconductor equipment has; two substrate guard rings formed by shaping to surround each other two different circuit block that is formed on the semiconductor substrate; a well guard ring formed by shaping to surround each substrate guard ring and fed the second power voltage; and two active pattern ring formed by shaping to surround each substrate guard ring and fed the first power voltage.

Abstract translation: 目的：提供半导体设备的防护环结构，以保护半导体设备免受静电放电。 构成：半导体设备的防护环结构有： 两个衬底保护环通过成形形成，以相互围绕形成在半导体衬底上的两个不同的电路块; 通过成形以围绕每个衬底保护环并馈送第二电源电压形成的保护环; 以及两个有源图案环，其通过成形形成以围绕每个衬底保护环并馈送第一电源电压。

公开(公告)号：KR1020140122638A

公开(公告)日：2014-10-20

申请号：KR1020130079824

申请日：2013-07-08

Applicant: 삼성전자주식회사

Inventor： 전찬희 ,  권은경 ,  김일룡 ,  김한구 ,  서우진 ,  이기태

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L21/823431 ,  H01L29/41791 ,  H01L29/66795

Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장되는 액티브 핀, 상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 일 측에 배치된 상기 액티브 핀 상에 형성된 제1 불순물 영역, 및 상기 게이트 전극의 타 측에 배치된 상기 액티브 핀 상에 형성된 제2 불순물 영역을 포함하되, 상기 제1 및 제2 불순물 영역 중 적어도 하나는 확장된(extended) 불순물 영역이고, 상기 확장된 불순물 영역의 상면 일부는, 그 상부에 상기 게이트 전극이 배치된 상기 액티브 핀의 상면과 실질적으로(substantially) 동일한 높이에 형성된다.

Abstract translation: 提供半导体器件及其制造方法。 半导体器件包括：从基板突出并沿第一方向延伸的有源引脚; 栅极电极沿着第一方向在第二方向上延伸; 形成在所述有源引脚上的第一杂质区，布置在所述栅电极的一侧; 以及形成在设置在栅电极的另一侧上的有源引脚上的第二杂质区。 第一或第二杂质区域是扩展的杂质区域。 扩展杂质区域的上表面的一部分基本上形成在与其上侧包括栅电极的有源销的上表面相同的高度。

公开(公告)号：KR100781537B1

公开(公告)日：2007-12-03

申请号：KR1020040008147

申请日：2004-02-07

Applicant: 삼성전자주식회사

Inventor： 전찬희 ,  권봉재 ,  권은경

IPC: H01L27/04

CPC classification number: H01L27/0266

Abstract: 좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있는 정전기 방전(Electro Static Discharge; ESD) 보호 반도체 소자 및 이를 포함하는 반도체 집적 회로가 제공된다. 정전기 방전 보호 반도체 소자는 풀업 소자와 풀다운 소자를 포함하며, 풀업 소자에 전원 전압을 전달하는 전원 전압 라인과 풀다운 소자에 전원 전압을 전달하는 전원 전압 라인이 별도로 구비되어 있다.
정전기 방전, 입출력 패드, 바이폴라 트랜지스터

公开(公告)号：KR1020050079842A

公开(公告)日：2005-08-11

申请号：KR1020040008147

申请日：2004-02-07

Applicant: 삼성전자주식회사

Inventor： 전찬희 ,  권봉재 ,  권은경

IPC: H01L27/04

CPC classification number: H01L27/0266

Abstract: 좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있는 정전기 방전(Electro Static Discharge; ESD) 보호 반도체 소자 및 이를 포함하는 반도체 집적 회로가 제공된다. 정전기 방전 보호 반도체 소자는 풀업 소자와 풀다운 소자를 포함하며, 풀업 소자에 전원 전압을 전달하는 전원 전압 라인과 풀다운 소자에 전원 전압을 전달하는 전원 전압 라인이 별도로 구비되어 있다.

公开(公告)号：KR100493006B1

公开(公告)日：2005-08-04

申请号：KR1019980022569

申请日：1998-06-16

Applicant: 삼성전자주식회사

Inventor： 권은경

IPC: H05F3/00

Abstract: ESD 보호 역할을 겸하는 반도체장치의 블락 가드링 구조가 개시된다. 상기 블락 가드링 구조는, 접지전압이 인가되며 P
+ 엑티브 영역으로 구성되는 두개의 기판 가드링과, 전원전압이 인가되며 N
_ 웰로 구성되는 하나의 웰 가드링, 및 특히 상기 각 기판 가드링 및 상기 웰 가드링 사이에 상기 각 기판 가드링을 둘러싸는 형태로 형성되고 접지전압이 인가되며 N
+ 엑티브 영역으로 구성되는 두개의 엑티브 패턴 링을 구비하는 것을 특징으로 한다. 따라서 상기 블락 가드링 구조는, 정전기 발생시 상기 N
_ 웰 가드링과 상기 N
+ 엑티브 패턴 링 사이에 기생 NPN 트랜지스터 동작이 발생되어 블락 가드링을 통해 많은 양의 정전기 전류방전이 이루어지므로, ESD 보호 역할을 겸할 수 있는 장점이 있다.

公开(公告)号：KR1020020068161A

公开(公告)日：2002-08-27

申请号：KR1020010008441

申请日：2001-02-20

Applicant: 삼성전자주식회사

Inventor： 권은경

IPC: H01L27/04

Abstract: PURPOSE: A finger-type metal oxide semiconductor(MOS) transistor for protecting a circuit device from electrostatic discharge(ESD) is provided to uniformly exhaust ESD current along every path inside a parasitic bipolar transistor, by almost simultaneously turning on parasitic bipolar transistors inside all of MOS transistors. CONSTITUTION: Source regions(330) and drain regions(340) are formed inside a well region(320) of the first conductivity type. A plurality of MOS transistors include parasitic bipolar transistors in its inside, composed of the source regions, the drain regions and gate regions(350) from the source regions to the drain regions. A high density diffusion region(300) of the first conductivity type is connected to the base of the parasitic bipolar transistor on the edge of the well region to apply a bias to the well region. Between the source region and the high density diffusion region, a source resistor unit is so formed to have different source resistor values on every MOS transistor.

Abstract translation: 目的：提供一种用于保护电路器件免受静电放电（ESD）的手指式金属氧化物半导体（MOS）晶体管，以通过几乎同时在所有寄生双极晶体管内部引导寄生双极晶体管来均匀地排放ESD寄生电流， 的MOS晶体管。 构成：源极区（330）和漏极区（340）形成在第一导电类型的阱区（320）内。 多个MOS晶体管包括由源极区域，漏极区域和从源极区域到漏极区域的栅极区域（350）的内部的寄生双极型晶体管。 第一导电类型的高密度扩散区域（300）连接到阱区边缘上的寄生双极晶体管的基极，以向阱区域施加偏压。 在源极区域和高密度扩散区域之间，源极电阻器单元形成为在每个MOS晶体管上具有不同的源电阻值。

公开(公告)号：KR102002453B1

公开(公告)日：2019-10-01

申请号：KR1020130079824

申请日：2013-07-08

Applicant: 삼성전자주식회사

Inventor： 전찬희 ,  권은경 ,  김일룡 ,  김한구 ,  서우진 ,  이기태

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：KR100431066B1

公开(公告)日：2004-05-12

申请号：KR1020010059954

申请日：2001-09-27

Applicant: 삼성전자주식회사

Inventor： 권은경 ,  권규형

IPC: H01L27/04

CPC classification number: H01L27/027

Abstract: An output circuit of an integrated circuit device includes first and second MOS transistors including respective spaced apart pairs of source and drain regions in a substrate, arranged such that respective first and second channels of the first and second MOS transistors are laterally displaced with respect to one another. The output circuit further includes an isolation region in the substrate, disposed between the first and second MOS transistors. A first conductor connects the source region of the first MOS transistor to a power supply node. A second conductor connects the drain region of the first MOS transistor to the source region of the second MOS transistor. A third conductor connects the drain region of the second MOS transistor to an external signal pad of the integrated circuit device. The isolation region may comprise first and second insulation regions surrounding respective ones of the first and second MOS transistors, and a guard ring surrounding and separating the insulation regions.

Abstract translation: 集成电路器件的输出电路包括第一和第二MOS晶体管，该第一和第二MOS晶体管在衬底中包括各自隔开的成对的源极和漏极区域，被布置为使得第一和第二MOS晶体管的各自的第一和第二沟道相对于一个 另一个。 输出电路还包括设置在第一和第二MOS晶体管之间的衬底中的隔离区。 第一导体将第一MOS晶体管的源极区域连接到电源节点。 第二导体将第一MOS晶体管的漏极区域连接到第二MOS晶体管的源极区域。 第三导体将第二MOS晶体管的漏极区域连接到集成电路器件的外部信号焊盘。 隔离区可以包括围绕第一MOS晶体管和第二MOS晶体管中的相应一个的第一绝缘区和第二绝缘区以及围绕并分离绝缘区的保护环。

公开(公告)号：KR1020140132179A

公开(公告)日：2014-11-17

申请号：KR1020130051353

申请日：2013-05-07

Applicant: 삼성전자주식회사

Inventor： 권은경 ,  강희수 ,  김한구 ,  서우진 ,  이기태 ,  이재곤 ,  전찬희

IPC: H01L27/04 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L27/0886 ,  H01L27/0266 ,  H01L27/1211 ,  H01L27/0248 ,  H01L21/823431 ,  H01L29/41791

Abstract: 기판 상에 핀(Fin) 모양 활성 영역이 한정된다. 상기 핀 모양 활성 영역을 가로지르는 제1 및 제2 게이트 전극들이 배치된다. 상기 제1 및 제2 게이트 전극들 사이에 더미 게이트 전극이 형성된다. 상기 제1 게이트 전극 및 상기 더미 게이트 전극 사이에 제1 드레인 영역이 형성된다. 상기 더미 게이트 전극 및 상기 제2 게이트 전극 사이에 제2 드레인 영역이 형성된다. 상기 제2 드레인 영역과 마주보는 소스 영역이 형성된다. 상기 더미 게이트 전극에 가깝고 상기 제2 게이트 전극에서 상대적으로 멀리 떨어지며 상기 제2 드레인 영역에 접속된 제1 드레인 플러그가 형성된다. 상기 제2 게이트 전극은 상기 제2 드레인 영역 및 상기 소스 영역 사이에 배치된다. 상기 더미 게이트 전극, 상기 제1 및 제2 게이트 전극들의 각각은 상기 핀 모양 활성 영역의 측면을 덮는다.

Abstract translation: 基板上的鳍状有源区域受到限制。 放置与鳍状有源区域交叉的第一和第二栅电极。 在第一和第二电极之间形成虚拟栅电极。 在第一栅电极和伪栅电极之间形成第一漏区。 在虚拟栅极电极和第二栅极电极之间形成第二漏极区域。 形成面向第二漏极区域的源极区域。 形成靠近伪栅电极并且相对远离第二栅极并连接到第二漏极区的第一漏极插塞。 第二栅极放置在第二漏极区域和源极区域之间。 虚拟栅极电极和第一和第二栅电极中的每一个覆盖鳍状有源区域的侧面。