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    반도체 소자 제조 방법
    2.
    发明公开
    반도체 소자 제조 방법 审中-实审
    制造半导体器件的方法

    公开(公告)号：KR1020140131172A

    公开(公告)日：2014-11-12

    申请号：KR1020130050191

    申请日：2013-05-03

    Applicant: 삼성전자주식회사

    Inventor： 이기석 ,  정현옥

    IPC: H01L21/8242 ,  H01L27/108

    CPC classification number: H01L27/10855 ,  H01L21/76838 ,  H01L21/76877 ,  H01L21/76897 ,  H01L27/10823

    Abstract: 랜딩 패드 형성시 패터닝 공정을 줄이는 반도체 소자 제조 방법이 제공된다. 상기 반도체 소자 제조 방법은 기판 내에 제1 방향으로 연장되는 게이트 라인과, 게이트 라인의 측면에 불순물 영역을 형성하고, 기판 상에, 제1 방향으로 연장되고 불순물 영역을 노출시키는 제1 관통홀을 포함하는 절연막 패턴을 형성하고, 제1 관통홀을 채우고, 불순물 영역과 전기적으로 연결되는 도전성 라인 콘택을 형성하고, 도전성 라인 콘택 및 절연막 패턴 상에, 제1 방향과 다른 제2 방향으로 연장되는 제1 개구부를 포함하는 제1 마스크 패턴을 형성하고, 제1 마스크 패턴을 식각 마스크로 사용하여, 제1 개구부에 의해 노출되는 도전성 라인 콘택을 식각하는 것을 포함한다.

    Abstract translation: 提供一种用于制造半导体器件的方法，该半导体器件在形成接合焊盘时减少图形化处理。 半导体器件的制造方法包括在衬底中形成在第一方向上延伸的栅极线和栅极线侧的杂质区域，形成在衬底上沿第一方向延伸的绝缘层图案，并且包括 第一通孔露出杂质区，形成填充第一通孔并电连接到杂质区的导电线接触，形成第一掩模图案，其包括沿与第一方向不同的第二方向延伸的第一开口部分 导电线接触和绝缘图案，并且通过使用第一掩模图案蚀刻由第一开口部暴露的导电线接触。

    반도체 소자 및 그 제조방법
    3.
    发明公开
    반도체 소자 및 그 제조방법 审中-实审
    半导体器件及其形成方法

    公开(公告)号：KR1020160087968A

    公开(公告)日：2016-07-25

    申请号：KR1020150006915

    申请日：2015-01-14

    Applicant: 삼성전자주식회사

    Inventor： 윤찬식 ,  박지웅 ,  이기석 ,  박찬호 ,  정현옥

    IPC: H01L21/033 ,  H01L21/027

    CPC classification number: H01L21/3088 ,  H01L21/3086 ,  H01L27/10814 ,  H01L27/10876 ,  H01L21/0332 ,  H01L21/0273

    Abstract: 반도체소자의제조방법은, 기판상에마스크패턴들을형성하는것, 상기기판상에상기마스크패턴들을덮는보조막을형성하는것, 상기보조막을이방성식각하여상기마스크패턴들의측벽들상에보조패턴들을형성하는것, 상기마스크패턴들및 상기보조패턴들을식각마스크로상기기판을식각하여, 활성패턴들을정의하는트렌치를형성하는것을포함한다.

    Abstract translation: 半导体器件的制造方法包括以下步骤：在衬底上形成掩模图案; 在基板上形成覆盖掩模图案的子膜; 各向异性地蚀刻子膜以在掩模图案的侧壁上形成子图案; 并通过蚀刻掩模蚀刻衬底的掩模图案和子图案以形成限定有源图案的沟槽。 因此，该方法可以容易地制造具有优异可靠性的半导体器件。

    자기정열 추가 패드를 갖는 반도체 및 반도체 제조 방법
    4.
    发明公开
    자기정열 추가 패드를 갖는 반도체 및 반도체 제조 방법 审中-实审
    具有自对准外延片的半导体及其制造方法

    公开(公告)号：KR1020140091842A

    公开(公告)日：2014-07-23

    申请号：KR1020130003797

    申请日：2013-01-14

    Applicant: 삼성전자주식회사

    Inventor： 이기석 ,  정현옥

    IPC: H01L27/108 ,  H01L21/8242

    Abstract: The present invention includes a semiconductor substrate; a capping layer on a device isolation layer in the semiconductor substrate and a buried transistor electrode; an electrode mask on the buried transistor electrode; a capping layer on the device isolation layer; a mask on the buried transistor electrode; and DCs which touch the semiconductor substrate between a buried gate structures which is formed with a buffer layer by a self-alignment method. The DC is formed by the self-alignment method, thereby facilitating a manufacturing method and obtaining a semiconductor device with excellent electrical properties.

    Abstract translation: 本发明包括半导体衬底; 在半导体衬底中的器件隔离层上的覆盖层和掩埋晶体管电极; 掩埋晶体管电极上的电极掩模; 器件隔离层上的覆盖层; 掩埋晶体管电极上的掩模; 以及通过自对准方法在形成有缓冲层的掩埋栅极结构之间接触半导体衬底的DC。 DC通过自对准方法形成，从而有助于制造方法并获得具有优异电性能的半导体器件。

    반도체 소자의 제조 방법
    6.
    发明公开
    반도체 소자의 제조 방법 审中-实审
    制造半导体器件的方法

    公开(公告)号：KR1020160016171A

    公开(公告)日：2016-02-15

    申请号：KR1020140099755

    申请日：2014-08-04

    Applicant: 삼성전자주식회사

    Inventor： 이도영 ,  윤찬식 ,  이기석 ,  정현옥

    IPC: H01L21/8242 ,  H01L27/108

    CPC classification number: H01L27/10823 ,  H01L21/0214 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/31111 ,  H01L21/31144 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10885 ,  H01L27/10888 ,  H01L29/4236

    Abstract: 반도체소자의제조방법으로, 기판에소자분리막패턴을형성하여, 콘택형성영역을포함하는액티브패턴들을형성한다. 상기액티브패턴들및 소자분리막패턴내에매립되는매립게이트구조물을형성한다. 상기액티브패턴들및 소자분리막패턴상에제1 절연막을형성한다. 상기콘택영역에위치하는제1 절연막및 액티브패턴들의일부를식각하여예비개구부를형성한다. 상기예비개구부측벽의소자분리막패턴을제거하여, 제1 방향의폭이확장된개구부를형성한다. 상기개구부가콘택홀의형상을갖도록상기개구부측벽상에절연막패턴을형성한다. 그리고, 상기개구부내부에, 상기개구부의제1 방향의폭보다좁은폭을갖고, 상기제1 콘택영역과접촉하는배선구조물을형성한다. 상기배선구조물은미세한선폭을가질수 있다.

    Abstract translation: 一种制造半导体器件的方法包括以下步骤：在衬底上形成器件隔离膜图案以形成具有接触形成区域的有源图案; 形成埋在有源图案或器件隔离膜图案中的掩埋栅极结构; 在活性图案和器件隔离膜图案上形成第一绝缘膜; 蚀刻第一绝缘膜的一部分和位于接触区域中的活性图案以形成初步开口; 并且消除所述预备开口的侧壁的装置隔离膜图案，以形成第一方向的宽度扩大的开口; 在所述开口的侧壁上形成绝缘膜图形以使得所述开口具有接触孔的形状; 以及布线结构，其具有比开口的第一方向的宽度窄的宽度并与开口中的第一接触区域接触。 布线结构可以具有微线宽度。

    반도체 장치 및 그 제조 방법
    8.
    发明公开
    반도체 장치 및 그 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020160068067A

    公开(公告)日：2016-06-15

    申请号：KR1020140172957

    申请日：2014-12-04

    Applicant: 삼성전자주식회사

    Inventor： 정현옥 ,  박찬호 ,  윤찬식 ,  이기석 ,  이원우 ,  한성희

    IPC: H01L21/768 ,  H01L21/28

    CPC classification number: H01L27/108 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10891 ,  H01L27/10897 ,  H01L21/768 ,  H01L21/28 ,  H01L21/76801

    Abstract: 반도체장치및 그제조방법에관한것이다. 활성부들을포함하는반도체기판; 각각의상기활성부들내에형성된제 1 및제 2 불순물영역들; 상기활성부들을가로질러제 1 방향으로연장되는워드라인들; 상기워드라인들을가로질러상기제 1 방향수직인제 2 방향으로나란히연장되며, 상기제 1 불순물영역들과접속되는제 1 및제 2 비트라인들; 평면적관점에서, 상기워드라인들사이및 상기제 1 및제 2 비트라인들사이에각각배치되며, 상기제 2 불순물영역들과접촉하는콘택구조체들을포함한다.

    Abstract translation: 半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。 半导体器件包括：包括有源部分的半导体衬底; 分别形成在有源部分中的第一和第二掺杂剂区域; 字线与所述有源部分交叉并沿第一方向延伸; 与字线交叉的第一和第二位线在垂直于第一方向的第二方向上并行延伸并连接到第一掺杂区域; 以及当从平面视图观察时分别布置在字线之间以及第一和第二位线之间并且接触第二掺杂剂区域的接触结构。 因此，半导体器件可以提高电气可靠性。

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