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公开(公告)号：KR1020110098449A
公开(公告)日：2011-09-01
申请号：KR1020100018086
申请日：2010-02-26
Applicant: 삼성전자주식회사
CPC classification number: H01L29/92 , H01L27/0805 , H01L2924/1205
Abstract: 트랜치 형의 커패시터를 제공할 수 있다. 이를 위해서, 반도체 기판에 제 1 및 2 활성 영역들이 배치될 수 있다. 상기 제 1 활성 영역에 노드 패턴들이 배치될 수 있다. 상기 노드 패턴들의 각각은 차례로 적층되는 도전 패턴 및 절연 패턴을 가질 수 있다. 상기 노드 패턴들의 주변에 불순물 확산 영역들이 배치될 수 있다. 상기 제 1 및 2 활성 영역들과 전기적으로 접속하는 기판 접속 패턴들이 배치될 수 있다. 상기 제 1 및 2 활성 영역들의 주변에서 노드 패턴들과 전기적으로 접속하는 노드 접속 패턴들이 배치될 수 있다. 더불어서, 상기 트랜치 형의 커패시터를 포함하는 반도체 장치 및 상기 반도체 장치를 포함하는 반도체 모듈이 제공될 수 있다.
Abstract translation: 提供了沟槽型电容器。 为了形成电容器，第一和第二有源区域设置在半导体衬底中。 节点图案设置在第一活动区域中。 每个节点图案可以具有顺序堆叠的导电图案和绝缘图案。 杂质扩散区域设置在节点图案附近。 设置与第一和第二有源区电接触的衬底连接图案。 与节点图案电接触的节点连接图案设置在第一和第二活动区域附近。 此外，提供具有沟槽型电容器的半导体器件和具有半导体器件的半导体模块。
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公开(公告)号：KR1020080057640A
公开(公告)日：2008-06-25
申请号：KR1020060131200
申请日：2006-12-20
Applicant: 삼성전자주식회사
Inventor： 황덕성
IPC: H01L21/28 , H01L21/3205 , H01L21/786
CPC classification number: H01L21/76816 , H01L21/31144 , H01L21/76877
Abstract: A semiconductor device is provided to increase an area that exposes a lower interconnection as compared with a via hole circularly exposing the lower interconnection by forming a via hole having a shape in which at least one rectangular opening crosses another. A lower interconnection(120) is extended in one direction on a semiconductor substrate. The lower interconnection is covered with an interlayer dielectric. A via hole exposes a predetermined region of the lower interconnection, composed of at least one rectangular opening in the interlayer dielectric. A conductive material is filled in the via hole to form a via(140a) electrically connected to the lower interconnection. An upper interconnection(150) crosses the lower interconnection on the interlayer dielectric, coming in contact with the via. At least two rectangular openings can cross each other to form the via hole.
Abstract translation: 提供一种半导体器件，用于通过形成具有至少一个矩形开口与另一个矩形开口交叉的形状的通孔，与通孔相比，增加暴露下部互连的面积。 下部互连（120）在半导体衬底上在一个方向上延伸。 下部互连覆盖有层间电介质。 通孔露出由层间电介质中的至少一个矩形开口组成的下互连的预定区域。 导电材料填充在通孔中以形成电连接到下互连的通孔（140a）。 上部互连（150）穿过层间电介质上的下部互连件与通孔接触。 至少两个矩形开口可以彼此交叉以形成通孔。
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公开(公告)号：KR1020050065010A
公开(公告)日：2005-06-29
申请号：KR1020030096637
申请日：2003-12-24
Applicant: 삼성전자주식회사
Inventor： 황덕성
IPC: H01L21/027
Abstract: 본 발명은 다양한 특성들의 반도체 소자들을 구현할 수 있는 포토마스크를 제공한다. 이 포토마스크는 투명한 기판에 복수개의 칩 패턴들이 배치되고, 칩 패턴들 중 적어도 하나는 칩 패턴들 중 적어도 다른 하나와 서로 다른 선폭의 게이트 패턴들을 갖는다. 이에 따라, 포토마스크를 사용하여 웨이퍼에 반도체 소자를 형성하면, 하나의 웨이퍼 내에 다양한 특성들의 반도체 소자들을 구현할 수 있다.
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公开(公告)号：KR1019990051393A
公开(公告)日：1999-07-05
申请号：KR1019970070710
申请日：1997-12-19
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 스태틱 랜덤 억세스 메모리(static random access memory) 장치의 트랜지스터(transistor) 형성 방법을 개시한다. 본 발명은, 셀 어레이부(cell array part) 및 주변 회로부가 설정된 반도체 기판 상에 게이트 패턴(gate pattern)을 형성한다. 이후에, 게이트 패턴을 마스크(mask)로 노출되는 반도체 기판에 제1불순물을 대략 1.0E13 개수/㎠ 내지 4.0E13 개수/㎠의 도우즈(doze)로 주입하여 저농도의 드레인(drain) 및 소오스(source)를 형성한다. 다음에, 게이트 패턴의 측벽에 스페이서(spacer)를 형성한다. 이어서, 셀 어레이부를 덮고 주변 회로부를 노출시키는 이온 주입 차폐막 패턴을 형성한다. 이후에, 노출되는 주변 회로부에 형성된 게이트 패턴 및 스페이서를 마스크로 노출되는 반도체 기판에 제2불순물을 대략 1.0E15 개수/㎠ 내지 5.0E15 개수/㎠의 도우즈로 주입하여 고농도의 드레인 및 소오스를 형성한다. 여기서, 제1불순물로는 인을 이용한다. 또한, 이온 주입 차폐막 패턴은 접지 단자(V
SS )가 연결되는 셀 어레이부의 반도체 기판을 더 노출시킨다.-
公开(公告)号：KR1020120096301A
公开(公告)日：2012-08-30
申请号：KR1020110015630
申请日：2011-02-22
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/4236 , H01L27/10814 , H01L27/10885 , H01L27/10894 , H01L29/66621
Abstract: PURPOSE: A method for manufacturing a semiconductor device with a padding type channel array transistor is provided to omit a process for evaporating a capping insulating film and an etching back process by forming a cell gate capping insulation film and a layer insulation film with same materials. CONSTITUTION: A device isolation domain(12) limiting an active domain(130) is formed in a substrate(110). Some parts of the active domain and device isolation domain are eliminated so that a gate padding trench(140) is formed. A gate insulation film(212) is formed in the inner wall of the gate padding trench. A gate conductive pattern(222) filling the gate padding trench is formed in the gate insulation film. The layer insulating film(310) filling the gate padding trench is formed in the gate conductive pattern and the substrate.
Abstract translation: 目的：提供一种用于制造具有填充型沟道阵列晶体管的半导体器件的方法，以通过形成单元栅极封盖绝缘膜和具有相同材料的层绝缘膜来省略用于蒸发封盖绝缘膜和蚀刻回加工的工艺。 构成：在衬底（110）中形成限制有源区（130）的器件隔离区（12）。 消除了有源域和器件隔离域的一些部分，从而形成栅极填充沟槽（140）。 栅极绝缘膜（212）形成在栅极填充沟槽的内壁中。 在栅极绝缘膜中形成填充栅极填充沟槽的栅极导电图案（222）。 填充栅极填充沟槽的层绝缘膜（310）形成在栅极导电图案和基板中。
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Patent Agency Ranking
公开(公告)号：KR100594219B1
公开(公告)日：2006-06-30
申请号：KR1020000034257
申请日：2000-06-21
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: 퓨즈(fuse)를 포함하는 반도체 장치를 제조하는 방법을 개시한다. 본 발명의 일 관점은 적어도 특정 회로와, 이러한 특정 회로와 동일한 작용을 위한 여분(redundancy) 회로 및 단락되어 여분 회로가 특정 회로를 대체하도록 하는 퓨즈를 포함하는 반도체 장치의 제조 방법을 제공한다. 구체적으로, 반도체 기판 상에 하부 절연층을 개재하여 퓨즈를 형성하고, 하부 절연층 상에 퓨즈를 덮는 층간 절연층을 형성한다. 층간 절연층 상에 층간 절연층의 콘택홀(contact hole)을 메워 퓨즈의 양 단부 상에 각각 연결되는 두 금속층 패턴을 형성한다. 두 금속층 패턴들 간의 이격 거리에 대해서 반 이상의 두께로, 패시베이션(passivation)층을 형성한다. 금속층 패턴들 사이의 패시베이션층을 선택적으로 식각하여 퓨즈창을 형성한다.
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公开(公告)号：KR1019990051392A
公开(公告)日：1999-07-05
申请号：KR1019970070709
申请日：1997-12-19
Applicant: 삼성전자주식회사
IPC: H01L29/786
Abstract: 박막 트랜지스터(thin film transistor)를 이용한 스태틱 랜덤 억세스 메모리(static random access memory) 장치 형성 방법을 개시한다. 본 발명은, 반도체 기판 상에 패스 트랜지스터(pass transistor) 및 풀 다운 트랜지스터(pull down transistor) 등과 같은 트랜지스터 구조를 형성한다. 이후에, 트랜지스터 구조를 덮는 제1절연막을 형성하고, 제1절연막 상에 게이트(gate) 및 게이트 산화막을 형성한다. 다음에, 게이트 산화막 및 제1절연막을 패터닝하여 반도체 기판을 노출시키는 노드 접촉 개구부(node contact hole)를 형성한다. 이어서, 게이트 산화막 상에 반도체 기판과 접촉하는 대략 100Å 내지 300Å 정도의 두께로 채널(channel)을 형성한다. 여기서 채널은 불순물이 도핑된 비정질 실리콘(amorphous silicon)으로 형성된다. 다음에, 채널 상에 제2절연막을 형성한 후 제2절연막을 패터닝하여 채널을 노출시키는 접촉 개구부를 형성한다. 이후에, 접촉 개구부를 통해서 채널과 접촉하는 도전막 패턴을 형성한다.
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公开(公告)号：KR1019970030664A
公开(公告)日：1997-06-26
申请号：KR1019950042635
申请日：1995-11-21
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 반도체 장치의 비아홀 형성방법에 관하여 기재하고 있다. 복수개의 도전층을 구비하는 반도체 장치의 다층 배선형성방법에 있어서, 제 1도전층과 제 2도전층이 접속되기 위한 비아홀 형성을 위해, 하부에 형성된 상기 제 1도전층이 드러나지 않도록 제 1도전층과 제 2도전층 사이에 형성된 층간절연층을 1차 식각하고, 비아홀 형성을 위해 식각마스크로 사용된 포토레지스트 패턴을 제거한 다음, 상기 비아홀 내 잔존하는 층간절연층을 2차 식각을 통해 제거한다. 따라서, 다층배선 형성시 반도체 기판 상에 형성된 제 1도전층의 부식을 최소할 수 있다.
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公开(公告)号：KR1020120060660A
公开(公告)日：2012-06-12
申请号：KR1020100122274
申请日：2010-12-02
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/10876 , H01L21/765 , H01L27/10823
Abstract: PURPOSE: A semiconductor device is provided to improve electric reliability by decreasing an electric resistance through a first contact and a second contact in contact with the lower side of a second active area. CONSTITUTION: A first material layer(104) and a second material layer(106) are formed in a trench(102). A buried insulation pattern(108) fills the trench with the first material layer and the second material layer. A first gate insulation layer(110) is formed along a surface profile of an inner sidewall of a recess. A first gate electrode(112) fills the lower side of the recess with the gate insulation layer. A first impurity area and a second impurity area are formed by injecting impurities to a first active pattern(109).
Abstract translation: 目的：提供半导体器件以通过降低通过第一触点的电阻和与第二有源区的下侧接触的第二触点来提高电可靠性。 构成：在沟槽（102）中形成第一材料层（104）和第二材料层（106）。 掩埋绝缘图案（108）用第一材料层和第二材料层填充沟槽。 沿着凹部的内侧壁的表面轮廓形成第一栅极绝缘层（110）。 第一栅电极（112）用栅极绝缘层填充凹部的下侧。 通过将杂质注入第一活性图案（109）来形成第一杂质区和第二杂质区。
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公开(公告)号：KR1020030095526A
公开(公告)日：2003-12-24
申请号：KR1020020032769
申请日：2002-06-12
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: PURPOSE: A method for manufacturing a high integrated semiconductor device using a halo implant process is provided to be capable of securing impurity implanting angle enough for restraining short channel effect. CONSTITUTION: After forming gates(104a,104b), and a source and drain region at a semiconductor substrate(100), the first photoresist layer, a metal layer having an excellent implant blocking effect, and the second photoresist layer are sequentially formed at the upper portion of the resultant structure. The second photoresist layer is partially removed by carrying out a photo etching process. Then, the metal layer is selectively removed by using the patterned second photoresist layer as an etching mask. An etch-back process is carried out at the resultant structure for selectively removing the first and second photoresist layer. A halo implant process is carried out at the resultant structure by using the metal layer pattern and the first metal layer pattern existing at the lower portion of the metal layer pattern as a mask.
Abstract translation: 目的：提供一种使用光晕注入工艺制造高集成半导体器件的方法，以能够确保杂质注入角度足以抑制短沟道效应。 构成：在半导体衬底（100）上形成栅极（104a，104b）和源极和漏极区域之后，第一光致抗蚀剂层，具有优异的注入阻挡效应的金属层和第二光致抗蚀剂层依次形成在 所得结构的上部。 通过进行光蚀刻工艺部分去除第二光致抗蚀剂层。 然后，通过使用图案化的第二光致抗蚀剂层作为蚀刻掩模来选择性地去除金属层。 在所得结构处进行回蚀刻工艺，以选择性地去除第一和第二光致抗蚀剂层。 通过使用存在于金属层图案的下部的金属层图案和第一金属层图案作为掩模，在所得到的结构下进行光晕注入工艺。
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