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公开(公告)号：KR1020170089720A
公开(公告)日：2017-08-04
申请号：KR1020160010323
申请日：2016-01-27
Applicant: 삼성전자주식회사
CPC classification number: H04W72/085 , H04W72/0413 , H04W72/0453 , H04W72/08 , H04W74/0833
Abstract: 본개시는 LTE와같은 4G 통신시스템이후보다높은데이터전송률을지원하기위하여제공될 5G 또는 pre-5G 통신시스템에관련된것이다. 본개시의실시예에의한무선통신시스템에서기지국이상향링크채널품질을결정하는방법은, 단말의커버리지클래스(Coverage Class: CC) 값을획득하는과정과, 상기단말로부터랜덤액세스(Random Access: RA) 신호를수신하는과정과, 상기 CC 값과상기 RA 신호에기초하여상기 RA 신호가송신된대역의상향링크채널품질을결정하는과정과, 상기결정된상향링크채널품질에기초하여상향링크자원할당정보를생성하여상기단말로송신하는과정을포함한다.
Abstract translation: 本公开涉及将被提供以在4G通信系统（诸如LTE）之后支持更高数据速率的5G或5G前通信系统。 根据本公开的实施例的用于确定无线通信系统中的节点B异常链路信道质量的方法包括：获取UE的覆盖类别（CC）值;接收随机接入（RA） 基于CC值和RA信号来确定发送RA信号的频带的上行链路信道质量;以及基于所确定的上行链路信道质量来确定上行链路资源分配信息 并将生成的信息传输到终端。
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公开(公告)号：KR1020130134682A
公开(公告)日：2013-12-10
申请号：KR1020120058374
申请日：2012-05-31
Applicant: 삼성전자주식회사
CPC classification number: G11C17/16 , G11C7/1045 , G11C17/18 , G11C29/802
Abstract: A memory device includes a fuse device which includes a fuse cell array. The fuse cell array includes a first sub fuse cell array which stores first data related to the operation condition of the fuse device and a second sub fuse cell array which stores second data related to the operation condition of the memory device.
Abstract translation: 一种存储器件包括一个熔丝器件，它包括熔丝单元阵列。 熔丝单元阵列包括第一子熔丝单元阵列，其存储与熔丝器件的操作条件相关的第一数据，以及存储与存储器件的操作条件相关的第二数据的第二子熔丝单元阵列。
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公开(公告)号：KR1020110072583A
公开(公告)日：2011-06-29
申请号：KR1020090129569
申请日：2009-12-23
CPC classification number: H04W36/0083 , H04L5/0048 , H04W16/02 , H04W16/32 , H04W36/30 , H04W84/045
Abstract: PURPOSE: A reference signal allocation method at the multicell environment, a management method, a network device applied with method thereof, and a terminal are provided to efficiently assign the reference signal pattern to a plurality of femto cells through the long-term coordination of the central control unit. CONSTITUTION: A central control unit receives the femto cell information from a network device located one or more femto cells which are adjacent to one or more neighbor cell respectively(504). The central control unit receives the reference signal reuse pattern information request signal from the network device of the femto cell(506). The central control unit transmits the reference signal reuse pattern information allocated according to the selected standards to the network device(508). The reference signal reuse pattern information is allocated with the selected standards for the adjacent cell and the femto cell located in the multicell environment to the time-sharing method.
Abstract translation: 目的：提供多单元环境下的参考信号分配方法，管理方法，应用其方法的网络设备和终端，以通过长期协调的方式将参考信号模式有效地分配给多个毫微微小区 中央控制单元。 构成：中央控制单元从位于与一个或多个相邻小区相邻的一个或多个毫微微小区的网络设备接收毫微微小区信息（504）。 中央控制单元从毫微微小区（506）的网络设备接收参考信号重用模式信息请求信号。 中央控制单元将根据所选标准分配的参考信号重用模式信息发送到网络设备（508）。 参考信号重用模式信息被分配给位于多单元环境中的相邻小区和毫微微小区的所选择的标准以用于分时方法。
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公开(公告)号：KR1020090038080A
公开(公告)日：2009-04-20
申请号：KR1020070103368
申请日：2007-10-15
Applicant: 삼성전자주식회사
Inventor： 조용호
IPC: G11C11/4063 , G11C11/408
CPC classification number: G11C11/4087 , G11C8/06 , G11C8/10 , G11C29/70
Abstract: A method and circuits for a row address decoding for use in a semiconductor memory device is provided to increase decoding speed by reducing a time required for a row decoding. A repair check unit(130) checks a row address inputted in response to an RAS(row address strobe) signal. A pre-decoder(140) performs pre-decoding of an inputted row address for the checking time of the repair check part and generates decoded address signal. A latch unit(150) latches a block selection signal inputted from the outside, and the word line decoder(190) perform word lien decoding by using a decode address signal from the latch unit.
Abstract translation: 提供了一种用于半导体存储器件中的行地址解码的方法和电路，通过减少行解码所需的时间来提高解码速度。 修理检查单元（130）检查响应于RAS（行地址选通）信号输入的行地址。 预解码器（140）对修复检查部分的检查时间的输入行地址执行预解码，并产生解码的地址信号。 锁存单元（150）锁存从外部输入的块选择信号，并且字线解码器（190）通过使用来自锁存单元的解码地址信号来执行字留言解码。
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公开(公告)号：KR1020080078256A
公开(公告)日：2008-08-27
申请号：KR1020070018097
申请日：2007-02-22
Applicant: 삼성전자주식회사
Inventor： 조용호
IPC: G11C11/4074 , G11C11/4076 , G11C11/407
CPC classification number: H03L7/0812 , G11C7/1072 , G11C7/222 , G11C11/4076 , G11C2207/2227
Abstract: A method and an apparatus to control a power down mode of a DLL circuit are provided to remove a clock initializing circuit from a latency counter by preventing a glitch clock from being generated in the DLL(Delay Locked Loop). An apparatus to control a power down mode of a DLL circuit includes a first switching unit(320), a DLL(330), and a second switching unit(340). The first switching unit delivers a first clock signal in response to a clock input enable signal. The DLL receives the first clock signal from the first switching unit, generates a second clock signal, and is turned off in response to a power down signal. The power down signal is generated from the first clock signal, which is frozen by the first switching unit. The second switching unit delivers the second clock signal in response to the clock output enable signal.
Abstract translation: 提供了控制DLL电路的掉电模式的方法和装置，以通过防止在DLL（延迟锁定环路）中产生毛刺时钟，从等待时间计数器中去除时钟初始化电路。 用于控制DLL电路的掉电模式的装置包括第一切换单元（320），DLL（330）和第二切换单元（340）。 第一开关单元响应于时钟输入使能信号传送第一时钟信号。 DLL从第一开关单元接收第一时钟信号，产生第二时钟信号，并且响应于掉电信号而断开。 掉电信号由第一时钟信号产生，第一时钟信号由第一开关单元冻结。 第二开关单元响应于时钟输出使能信号递送第二时钟信号。
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Patent Agency Ranking
公开(公告)号：KR1020170043037A
公开(公告)日：2017-04-20
申请号：KR1020150142385
申请日：2015-10-12
Applicant: 삼성전자주식회사
CPC classification number: H04L27/34 , H04L1/08 , H04L27/2601 , H04L27/264 , H04W40/22 , H04W52/346 , H04W52/60 , H04W88/02 , H04W88/08 , Y02D70/1262 , Y02D70/142 , Y02D70/21 , Y02D70/39
Abstract: 본개시는 LTE와같은 4G 통신시스템이후보다높은데이터전송률을지원하기제공될 5G 또는 pre-5G 통신시스템에관련된것이다. 본발명의실시예에따르면 FBMC (filter bank multicarrier) 시스템에서신호전송방법에있어서, 오버래핑팩터(L)과 QAM FBMC 심볼수(M)가적용된시스템에서 LM 길이이상의구간에대한반복전송을결정하는단계, 반복전송을위한반복전송타입에대한정보를결정하는단계, 상기반복전송타입에기반하여결정된송신전력에기반하여상기 FBMC 심볼을전송하는단계를포함하는것을특징으로하는방법및 기지국, 상기기지국과통신하는단말의동작방법및 단말을제공할수 있다.
Abstract translation: 本公开涉及将被提供以支持诸如LTE之类的4G通信系统之后的更高数据速率的5G或5G之前的通信系统。 根据本发明，重叠因子（L）和包含符号的QAM FBMC的一个实施例的FBMC（滤波器组的多载波）系统的信号传输方法，包括：（M）确定在所施加的系统的上述间隔LM长度的重复传输 ，确定用于重复传输的迭代传输类型的信息，以及基于所确定的传输功率基于重复传输类型传输FBMC符号。 可以提供操作终端进行通信的方法和终端。
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公开(公告)号：KR1020170030847A
公开(公告)日：2017-03-20
申请号：KR1020150128276
申请日：2015-09-10
Applicant: 삼성전자주식회사
Abstract: 본발명은롱 텀에볼루션(Long Term Evolution: LTE)과같은 4세대(4th-Generation: 4G) 통신시스템이후보다높은데이터전송률을지원하기제공될 5세대(5th-Generation: 5G) 또는프리-5G(pre-5G) 통신시스템에관련된것이다. 본발명은비직교파형(non-orthogonal waveform)을가지는멀티-캐리어(multi-carrier system) 시스템에서신호를수신하는방법에있어서, 입력신호에대해파형사전프로세싱동작을수행하는과정과, 상기파형사전프로세싱된신호가가우시안(Guassian) 근접신호인지여부를결정하는과정과, 상기결정결과를기반으로상기파형사전프로세싱된신호에대해소프트디매핑동작을수행하는과정을포함함을특징으로한다.
Abstract translation: 本发明的长期演进（Long Term Evolution，长期：LTE）4代，例如（第四代：4G）5代被提供到支持超过一个通信系统中的高数据传输速率后（第五代：5G）或预-5G（ 预先5G）通信系统。 一种用于在具有非正交波形的多载波系统中接收信号的方法，所述方法包括：对输入信号执行波形预处理操作; 确定接收到的信号是否是高斯接近信号，以及基于确定结果对波形预处理信号执行软解映射操作。
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公开(公告)号：KR1020170016653A
公开(公告)日：2017-02-14
申请号：KR1020150110017
申请日：2015-08-04
Applicant: 삼성전자주식회사
IPC: H04L25/02
CPC classification number: H04J11/0023 , H04B7/0456 , H04L5/0048 , H04L25/023
Abstract: 본개시는 LTE와같은 4G 통신시스템이후보다높은데이터전송률을지원하기제공될 5G 또는 pre-5G 통신시스템에관련된것이다. 비직교시스템에서는심볼간간섭, 반송파간간섭이발생하므로정확한채널추정을하기어렵다. 이러한문제를해결하기위해본 발명은비직교시스템에서검출된데이터심볼과추정된채널응답을이용해간섭성분을구성하는방법및 비직교시스템의구조와간섭성분을이용한채널추정방법및 방법을수행할수 있는장치를제안한다. 본발명에따르면, 수신기는송신기가전송한기준신호와데이터를수신하고, 상기기준신호주위의인접데이터심볼을검출하고, 초기채널상태를추정하고, 상기인접데이터심볼및 상기초기채널상태를기반으로상기간섭신호를구성하고, 상기구성된간섭신호를기반으로상기채널상태를추정하고, 상기추정된채널상태를기반으로상기간섭신호를재구성하고, 상기재구성된간섭신호를기반으로상기채널상태를재추정하는반복과정을수행한다.
Abstract translation: 本公开涉及提供用于支持更高数据速率的第5代（5G）或5G通信系统超越第四代（4G）通信系统，例如长期演进（LTE）。 公开了一种使用检测到的数据符号和非正交系统中估计的信道响应来构造干扰分量的系统和方法，以及使用非正交系统和干扰分量的结构来估计信道的方法。 该系统包括接收从发射机发送的参考信号和数据的接收机; 检测参考信号周围的相邻数据符号; 估计初始信道状态; 基于相邻数据符号和初始信道状态构建干扰信号; 基于构成的干扰信号估计信道状态; 以及基于所估计的信道状态执行重建所述干扰信号的迭代处理，并且基于所述重构的干扰信号重新估计所述信道状态。
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公开(公告)号：KR101409375B1
公开(公告)日：2014-06-18
申请号：KR1020080010287
申请日：2008-01-31
Applicant: 삼성전자주식회사
Inventor： 조용호
CPC classification number: G11C29/842 , G11C8/12
Abstract: 지연특성 미스매치(mismatch)에 의한 영향을 줄일 수 있고 또한 칩 면적을 감소시킬 수 있는 반도체 메모리장치의 블록 디코딩 회로가 개시된다. 상기 블록 디코딩 회로에서는, 리페어 어드레스 체크회로와 최대한 유사하게, 즉 실질적으로(substantially) 동일하게 구성되는 더미 리페어 어드레스 체크회로가 구비되고 상기 더미 리페어 어드레스 체크회로가 지연기의 역할을 한다. 또한 상기 더미 리페어 어드레스 체크회로는 블록 선택 어드레스 및 워드라인 선택 어드레스가 입력되는 어드레스 라인들의 입력지점으로부터 가장 먼 곳에 연결되는 리페어 어드레스 체크회로 근처에 배치된다. 그리고 블록선택 인에이블 신호 라인의 부하는 리페어 판별신호 라인의 부하와 거의 동일해 지도록 설계된다.
이에 따라 상기 블록 디코딩 회로에서는 지연특성 미스매치(mismatch)에 의한 영향이 줄어들고 그 결과 블록 선택신호들이 오동작없이 정상적으로 발생될 수 있다. 또한 상기 블록 디코딩 회로는 종래기술에서 사용되는 다수개의 지연기들을 사용하지 않으므로 칩 면적을 감소시킬 수 있는 장점이 있다.
블록 디코딩 회로(200), 블록 디코더(B21-B24), 리페어 어드레스 체크회로(R21-R24), 더미 리페어 어드레스 체크회로(D21)-
公开(公告)号：KR101386972B1
公开(公告)日：2014-04-17
申请号：KR1020070108027
申请日：2007-10-25
IPC: H04B7/26
CPC classification number: H04W16/14 , H04L27/2607 , H04L27/2647
Abstract: 간섭 판단 장치가 개시된다. 간섭 판단 장치는 제1 네트워크(primary network)의 제1 신호 및 제2 네트워크(secondary network)의 제2 신호를 수신하는 신호 수신부, 상기 제1 신호에 포함된 제1 사이클릭 프리픽스(cyclic prefix)의 상호 상관값 및 상기 제2 신호에 포함된 제2 사이클릭 프리픽스의 상호 상관값을 계산하는 상호 상관기(correlator) 및 상기 제1 사이클릭 프리픽스의 상호 상관값 및 상기 제2 사이클릭 프리픽스의 상호 상관값을 이용하여 상기 제1 네트워크 및 상기 제2 네트워크 사이에서 발생하는 간섭이 있는지 여부 또는 간섭 레벨을 판단하는 간섭 판단부를 포함한다.
간섭, 인지 무선, 사이클릭 프리픽스, 상호 상관, OFDM
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