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1.发明专利
公开(公告)号：KR102234594B1
公开(公告)日：2021-04-05
申请号：KR1020140099125A
申请日：2014-08-01
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: 본 발명은 스큐 보상 회로에 관한 것이다. 본 발명의 스큐 보상 회로는, 제1 코드에 따라 상기 제1 데이터를 지연하여 제2 데이터로 출력하는 데이터 지연부, 제2 코드에 따라 제1 클럭 신호를 지연하여 제2 클럭 신호로 출력하는 클럭 지연부, 선택 신호에 응답하여 클럭 신호 또는 클럭 신호의 반전 신호를 제1 클럭 신호로 출력하는 멀티플렉서, 그리고 제2 데이터 및 제2 클럭 신호에 응답하여 제1 코드, 제2 코드 및 선택 신호를 제어하는 제어부로 구성된다.
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Patent Agency Ranking
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公开(公告)号：KR1020160017254A
公开(公告)日：2016-02-16
申请号：KR1020140099125
申请日：2014-08-01
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: 본발명은스큐보상회로에관한것이다. 본발명의스큐보상회로는, 제1 코드에따라상기제1 데이터를지연하여제2 데이터로출력하는데이터지연부, 제2 코드에따라제1 클럭신호를지연하여제2 클럭신호로출력하는클럭지연부, 선택신호에응답하여클럭신호또는클럭신호의반전신호를제1 클럭신호로출력하는멀티플렉서, 그리고제2 데이터및 제2 클럭신호에응답하여제1 코드, 제2 코드및 선택신호를제어하는제어부로구성된다.
Abstract translation: 本发明涉及一种偏斜补偿电路。 根据本发明，偏斜补偿电路包括：数据延迟单元，其根据第一代码延迟第一数据，以将延迟的数据作为第二数据输出; 时钟延迟单元，其根据第二代码延迟第一时钟信号，以输出延迟的第一时钟信号作为第二时钟信号; 多路复用器，响应于选择信号，输出时钟信号或时钟信号的反相信号作为第一时钟信号; 以及控制单元，其响应于第二数据和第二时钟信号来控制第一代码，第二代码和选择信号。
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公开(公告)号：KR102234594B1
公开(公告)日：2021-04-05
申请号：KR1020140099125
申请日：2014-08-01
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: 본발명은스큐보상회로에관한것이다. 본발명의스큐보상회로는, 제1 코드에따라상기제1 데이터를지연하여제2 데이터로출력하는데이터지연부, 제2 코드에따라제1 클럭신호를지연하여제2 클럭신호로출력하는클럭지연부, 선택신호에응답하여클럭신호또는클럭신호의반전신호를제1 클럭신호로출력하는멀티플렉서, 그리고제2 데이터및 제2 클럭신호에응답하여제1 코드, 제2 코드및 선택신호를제어하는제어부로구성된다.
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公开(公告)号：KR1020150095500A
公开(公告)日：2015-08-21
申请号：KR1020140016905
申请日：2014-02-13
Applicant: 삼성전자주식회사
CPC classification number: H04L7/0041 , G01R31/31725 , H03K5/131 , H03K2005/00058 , H04L7/0016 , H04L25/14
Abstract: 고속 데이터 인터페이스 장치 및 상기 장치의 스큐 보정 방법이 개시된다. 본 발명의 고속 데이터 송신 장치는 클락 신호를 생성하여 클락 채널을 통해서 전송하는 송신 클락 발생부, 및 디스큐 모드에서는 디스큐 동기 코드 및 테스트 데이터를 생성하고 데이터 채널을 통해 상기 디스큐 동기 코드에 이어 상기 테스트 데이터를 전송하며, 노말 모드에서는 노말 동기 코드에 이어 노말 데이터를 상기 데이터 채널을 통해 전송하는 적어도 하나의 송신 채널부를 포함하며, 상기 노말 동기 코드와 상기 디스큐 동기 코드는 서로 다른 패턴을 가진다.
Abstract translation: 公开了一种高速数据接口装置及其偏斜校正方法。 根据本发明的高速数据发送装置包括：发送时钟生成单元，其生成时钟信号并通过时钟信道发送时钟信号; 以及至少一个传输通道单元，其生成去歪斜同步码和测试数据，并且以偏斜模式通过数据通道发送去歪斜同步码，然后发送测试数据，然后通过数据通道发送正常同步码，然后发送普通数据 在正常模式下。 正常的同步代码和偏移校正同步代码具有不同的模式。
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公开(公告)号：KR1020140112927A
公开(公告)日：2014-09-24
申请号：KR1020130027626
申请日：2013-03-15
Applicant: 삼성전자주식회사
CPC classification number: H03K5/1565
Abstract: A digital duty cycle correction circuit includes a duty cycle controller, a monitor, a voltage-frequency converter, a frequency counter, and a digital state machine. The duty cycle controller generates a first output clock signal and a second output clock signal by compensating a duty cycle of a first input clock signal and a duty cycle of a second input clock signal based on a digital duty control code. The monitor generates a first DC voltage and a second DC voltage by monitoring the first and second output clock signals. The voltage-frequency converter generates a first frequency signal, a second frequency signal, and a reference frequency signal by performing a voltage-frequency conversion on the first DC voltage, the second DC voltage, and a reference voltage. The frequency counter generates a first count value, a second count value, and a reference count value by counting pulses of the first and second frequency signals and pulses of the reference frequency signal. The digital state machine generates the digital duty control code based on the first count value, the second count value, and the reference count value.
Abstract translation: 数字占空比校正电路包括占空比控制器，监视器，电压 - 频率转换器，频率计数器和数字状态机。 占空比控制器通过基于数字占空比控制代码补偿第一输入时钟信号的占空比和第二输入时钟信号的占空比来产生第一输出时钟信号和第二输出时钟信号。 监视器通过监视第一和第二输出时钟信号来产生第一直流电压和第二直流电压。 电压 - 频率转换器通过对第一DC电压，第二DC电压和参考电压执行电压 - 频率转换来产生第一频率信号，第二频率信号和参考频率信号。 频率计数器通过对第一和第二频率信号的脉冲和参考频率信号的脉冲进行计数来产生第一计数值，第二计数值和参考计数值。 数字状态机基于第一计数值，第二计数值和参考计数值生成数字占空比控制代码。
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