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1.发明专利
公开(公告)号：KR102234594B1
公开(公告)日：2021-04-05
申请号：KR1020140099125A
申请日：2014-08-01
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: 본 발명은 스큐 보상 회로에 관한 것이다. 본 발명의 스큐 보상 회로는, 제1 코드에 따라 상기 제1 데이터를 지연하여 제2 데이터로 출력하는 데이터 지연부, 제2 코드에 따라 제1 클럭 신호를 지연하여 제2 클럭 신호로 출력하는 클럭 지연부, 선택 신호에 응답하여 클럭 신호 또는 클럭 신호의 반전 신호를 제1 클럭 신호로 출력하는 멀티플렉서, 그리고 제2 데이터 및 제2 클럭 신호에 응답하여 제1 코드, 제2 코드 및 선택 신호를 제어하는 제어부로 구성된다.
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公开(公告)号：KR101453074B1
公开(公告)日：2014-10-23
申请号：KR1020080032612
申请日：2008-04-08
Applicant: 삼성전자주식회사
CPC classification number: G06F3/14 , G09G2370/04
Abstract: 디스플레이 인터페이스의 소비 전력을 감소시키기 위하여 영상 타입 정보를 포함하는 제어 패턴을 전송하는 디스플레이 인터페이스 시스템이 개시된다. 디스플레이 인터페이스 시스템은 디스플레이 송신기 및 디스플레이 수신기를 포함한다. 디스플레이 송신기는 표시되는 영상의 타입에 대한 정보인 영상 타입 정보를 포함하는 제어 패턴을 송신하고, 표시되는 영상의 타입에 따라 영상 데이터를 선택적으로 송신한다. 디스플레이 수신기는 제어 패턴을 수신하고, 영상 타입 정보에 기초하여 영상 데이터를 선택적으로 수신한다. 영상 타입 정보를 이용하여 영상 데이터를 선택적으로 송수신함으로써 소비 전력이 감소된다.
디스플레이 인터페이스(display interface), 영상 타입 정보-
公开(公告)号：KR1020140089774A
公开(公告)日：2014-07-16
申请号：KR1020130001621
申请日：2013-01-07
Applicant: 삼성전자주식회사
Abstract: An apparatus and a method for compensating a frequency are provided. The apparatus for compensating a frequency includes a first counter circuit for setting a reference section using a main clock; a second counter circuit for detecting a frequency change of sub clock using the reference section; and a frequency compensation circuit for providing a compensated frequency using the changed frequency information of the sub clock.
Abstract translation: 提供了用于补偿频率的装置和方法。 用于补偿频率的装置包括用于使用主时钟设置参考部分的第一计数器电路; 用于使用所述参考部分检测子时钟的频率变化的第二计数器电路; 以及频率补偿电路，用于使用子时钟的改变的频率信息来提供补偿的频率。
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公开(公告)号：KR1020140074628A
公开(公告)日：2014-06-18
申请号：KR1020120142796
申请日：2012-12-10
Applicant: 삼성전자주식회사
IPC: H04L7/02
CPC classification number: H02H3/02 , H03K5/135 , H03M1/0827 , H03M1/12 , H03M1/66 , H03M9/00 , H04N5/14
Abstract: A data processing device is provided. The data processing device comprises: a clock converter to receive a first clock, and to generate the first clock to a second clock and output the second clock; a data converter to receive first data, to convert the first data to second data using the second clock, and to output the second data; and an error detector to check whether the first clock is in the state of the first clock or in the state of the second clock when the first data is in the state of the first data, wherein the error detector outputs an enable signal to the clock converter if the check result represents that the first clock returns from the state of the second clock to the state of the first clock.
Abstract translation: 提供了一种数据处理装置。 数据处理装置包括：时钟转换器，用于接收第一时钟，并产生第一时钟到第二时钟并输出第二时钟; 数据转换器，用于接收第一数据，使用第二时钟将第一数据转换为第二数据，并输出第二数据; 以及误差检测器，用于当第一数据处于第一数据的状态时，检查第一时钟是处于第一时钟的状态还是处于第二时钟的状态，其中误差检测器向时钟输出使能信号 转换器，如果检查结果表示第一时钟从第二时钟的状态返回到第一时钟的状态。
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公开(公告)号：KR1020080078508A
公开(公告)日：2008-08-27
申请号：KR1020070053403
申请日：2007-05-31
Applicant: 삼성전자주식회사
Abstract: A deserializer and a data recovering method are provided to prevent some data bits within serial data from being lost due to the skew generated between data signals and clock signals. A deserializer includes a first register(210), a sink detection unit(240), a loss bit storage unit(250), a second register(220), a packet combination unit(270), and a third register(230). The first register sequentially loads a serial data packet and a sink data packet from the outside in response to a recovering clock signal. The sink detection unit outputs a sink detection signal based on the synchronization between the sink data packet and the recovering clock signal. The loss bit storage unit detects a data bit of the sink data packet corresponding to an activation time point of the sink detection signal from the detection unit, and then outputs the detected data bit as a loss bit. The second register loads a serial data packet of the first register. The packet combination unit selectively combines the loss bit with the serial data packet of the second register in response to the sink detection signal. The third register outputs the data packet in parallel which is outputted from the packet combination unit.
Abstract translation: 提供了一种解串器和数据恢复方法，以防止串行数据中的某些数据位由于数据信号和时钟信号之间产生的偏斜而丢失。 解串器包括第一寄存器（210），宿检测单元（240），丢失比特存储单元（250），第二寄存器（220），分组组合单元（270）和第三寄存器（230）。 响应于恢复的时钟信号，第一寄存器顺序地从外部加载串行数据分组和宿数据分组。 宿检测单元基于宿数据包和恢复时钟信号之间的同步输出宿检测信号。 丢失比特存储单元检测与来自检测单元的宿检测信号的激活时间点对应的宿数据分组的数据比特，然后将检测到的数据比特输出为丢失比特。 第二个寄存器加载第一个寄存器的串行数据包。 分组组合单元响应于宿检测信号选择性地将丢失比特与第二寄存器的串行数据分组组合。 第三寄存器输出从分组组合单元输出的数据分组。
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公开(公告)号：KR101298567B1
公开(公告)日：2013-08-22
申请号：KR1020070112941
申请日：2007-11-07
Applicant: 삼성전자주식회사
IPC: H03M9/00
Abstract: 데이터 전송 장치는 시리얼 클럭 생성기, 직렬화기 및 전송 클럭 생성기를 포함한다. 상기 시리얼 클럭 생성기는 시리얼 클럭을 생성한다. 직렬화기는 시리얼 클럭에 동기되어 입력된 N(N은 2이상의 자연수) 비트의 병렬 데이터를 N 비트의 직렬 데이터로 변환한다. 전송 클럭 생성기는 시리얼 클럭을 제공받아 상기 N 비트의 직렬 데이터와 동일한 지연 시간을 갖는 전송 클럭을 생성한다. 데이터 전송 장치는 N비트의 직렬 데이터와 전송 클럭을 동시에 전송한다.
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公开(公告)号：KR102234594B1
公开(公告)日：2021-04-05
申请号：KR1020140099125
申请日：2014-08-01
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: 본발명은스큐보상회로에관한것이다. 본발명의스큐보상회로는, 제1 코드에따라상기제1 데이터를지연하여제2 데이터로출력하는데이터지연부, 제2 코드에따라제1 클럭신호를지연하여제2 클럭신호로출력하는클럭지연부, 선택신호에응답하여클럭신호또는클럭신호의반전신호를제1 클럭신호로출력하는멀티플렉서, 그리고제2 데이터및 제2 클럭신호에응답하여제1 코드, 제2 코드및 선택신호를제어하는제어부로구성된다.
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公开(公告)号：KR1020140112927A
公开(公告)日：2014-09-24
申请号：KR1020130027626
申请日：2013-03-15
Applicant: 삼성전자주식회사
CPC classification number: H03K5/1565
Abstract: A digital duty cycle correction circuit includes a duty cycle controller, a monitor, a voltage-frequency converter, a frequency counter, and a digital state machine. The duty cycle controller generates a first output clock signal and a second output clock signal by compensating a duty cycle of a first input clock signal and a duty cycle of a second input clock signal based on a digital duty control code. The monitor generates a first DC voltage and a second DC voltage by monitoring the first and second output clock signals. The voltage-frequency converter generates a first frequency signal, a second frequency signal, and a reference frequency signal by performing a voltage-frequency conversion on the first DC voltage, the second DC voltage, and a reference voltage. The frequency counter generates a first count value, a second count value, and a reference count value by counting pulses of the first and second frequency signals and pulses of the reference frequency signal. The digital state machine generates the digital duty control code based on the first count value, the second count value, and the reference count value.
Abstract translation: 数字占空比校正电路包括占空比控制器，监视器，电压 - 频率转换器，频率计数器和数字状态机。 占空比控制器通过基于数字占空比控制代码补偿第一输入时钟信号的占空比和第二输入时钟信号的占空比来产生第一输出时钟信号和第二输出时钟信号。 监视器通过监视第一和第二输出时钟信号来产生第一直流电压和第二直流电压。 电压 - 频率转换器通过对第一DC电压，第二DC电压和参考电压执行电压 - 频率转换来产生第一频率信号，第二频率信号和参考频率信号。 频率计数器通过对第一和第二频率信号的脉冲和参考频率信号的脉冲进行计数来产生第一计数值，第二计数值和参考计数值。 数字状态机基于第一计数值，第二计数值和参考计数值生成数字占空比控制代码。
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