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1.发明专利
公开(公告)号：KR102234594B1
公开(公告)日：2021-04-05
申请号：KR1020140099125A
申请日：2014-08-01
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: 본 발명은 스큐 보상 회로에 관한 것이다. 본 발명의 스큐 보상 회로는, 제1 코드에 따라 상기 제1 데이터를 지연하여 제2 데이터로 출력하는 데이터 지연부, 제2 코드에 따라 제1 클럭 신호를 지연하여 제2 클럭 신호로 출력하는 클럭 지연부, 선택 신호에 응답하여 클럭 신호 또는 클럭 신호의 반전 신호를 제1 클럭 신호로 출력하는 멀티플렉서, 그리고 제2 데이터 및 제2 클럭 신호에 응답하여 제1 코드, 제2 코드 및 선택 신호를 제어하는 제어부로 구성된다.
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公开(公告)号：KR1020140024634A
公开(公告)日：2014-03-03
申请号：KR1020120090853
申请日：2012-08-20
Applicant: 삼성전자주식회사
IPC: H01L21/304
CPC classification number: H01L21/30625 , H01L21/3212 , H01L21/7684 , H01L23/544 , H01L2223/5442 , H01L2223/54426 , H01L2223/5446 , H01L2924/0002 , H01L2924/00
Abstract: The present invention relates to a method for fabricating a semiconductor device comprising: preparing a semiconductor substrate; forming an insulation pattern including a trench on the semiconductor substrate; forming a metal film covering the inner wall of the trench conformally on the insulation pattern; forming a protection film on the upper surface of the metal film conformally providing slurry having abrasive grain of negative electrode on the semiconductor substrate where the protection film is formed performing chemical and mechanical polishing process for the protection film and the metal film for the upper surface of the insulation pattern to be exposed using the slurry; and forming a metal pattern and a protection pattern on the trench with the chemical and mechanical polishing process.
Abstract translation: 本发明涉及一种制造半导体器件的方法，包括：制备半导体衬底; 在所述半导体衬底上形成包括沟槽的绝缘图案; 在所述绝缘图案上形成覆盖所述沟槽的内壁的金属膜，所述金属膜保形地覆盖所述沟槽的内壁; 在金属膜的上表面上形成保护膜，在保护膜形成的半导体基板上形成保护膜和用于上表面的金属膜的化学和机械抛光工艺，在金属膜的上表面上共形提供具有负极磨料的浆料 使用浆料曝光的绝缘图案; 并通过化学和机械抛光工艺在沟槽上形成金属图案和保护图案。
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公开(公告)号：KR100817090B1
公开(公告)日：2008-03-26
申请号：KR1020070020576
申请日：2007-02-28
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76816 , H01L21/0337 , H01L21/0338 , H01L21/31144 , H01L21/7688 , Y10S438/947
Abstract: A method for fabricating a semiconductor device is provided to form high-density second contact plugs of fine patterns by using first contact mask layers and second contact mask layers self-aligned with the first contact mask layers. An interlayer dielectric(110) is formed on a semiconductor substrate(105) in which first and second regions are confined. First contact plugs(115c) are formed on a part of the second region, filling a plurality of first contact holes penetrating the interlayer dielectric. A plurality of first contact mask layers(115a) are formed on the interlayer dielectric in the first region, and a plurality of first dummy mask layers(115b) are formed on the interlayer dielectric in the second region. A plurality of second contact mask layers(135a) are formed on the interlayer dielectric, disposed between adjacent two of the plurality of first contact mask layers. A plurality of second dummy mask layers(135b) are formed on the interlayer dielectric, disposed between adjacent two of the plurality of first dummy mask layers. By using as an etch protection layer the plurality of first contact mask layers and the plurality of second contact mask layers, the interlayer dielectric is etched to form a plurality of second contact holes penetrating the interlayer dielectric on the first region. The plurality of first contact mask layer and the plurality of first dummy mask layers can be formed simultaneously.
Abstract translation: 提供一种制造半导体器件的方法，通过使用与第一接触掩模层自对准的第一接触掩模层和第二接触掩模层来形成精细图案的高密度第二接触塞。 在第一和第二区域被限制的半导体衬底（105）上形成层间电介质（110）。 第一接触塞（115c）形成在第二区域的一部分上，填充穿过层间电介质的多个第一接触孔。 在第一区域中的层间电介质上形成多个第一接触掩模层（115a），并且在第二区域中的层间电介质上形成多个第一伪掩模层（115b）。 多个第二接触掩模层（135a）形成在层间电介质上，设置在多个第一接触掩模层的相邻两个之间。 多个第二虚设掩模层（135b）形成在层间电介质上，设置在多个第一伪掩模层中相邻的两个之间。 通过使用多个第一接触掩模层和多个第二接触掩模层作为蚀刻保护层，蚀刻层间电介质以形成穿过第一区域上的层间电介质的多个第二接触孔。 多个第一接触掩模层和多个第一伪掩模层可以同时形成。
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公开(公告)号：KR1020160017254A
公开(公告)日：2016-02-16
申请号：KR1020140099125
申请日：2014-08-01
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: 본발명은스큐보상회로에관한것이다. 본발명의스큐보상회로는, 제1 코드에따라상기제1 데이터를지연하여제2 데이터로출력하는데이터지연부, 제2 코드에따라제1 클럭신호를지연하여제2 클럭신호로출력하는클럭지연부, 선택신호에응답하여클럭신호또는클럭신호의반전신호를제1 클럭신호로출력하는멀티플렉서, 그리고제2 데이터및 제2 클럭신호에응답하여제1 코드, 제2 코드및 선택신호를제어하는제어부로구성된다.
Abstract translation: 本发明涉及一种偏斜补偿电路。 根据本发明，偏斜补偿电路包括：数据延迟单元，其根据第一代码延迟第一数据，以将延迟的数据作为第二数据输出; 时钟延迟单元，其根据第二代码延迟第一时钟信号，以输出延迟的第一时钟信号作为第二时钟信号; 多路复用器，响应于选择信号，输出时钟信号或时钟信号的反相信号作为第一时钟信号; 以及控制单元，其响应于第二数据和第二时钟信号来控制第一代码，第二代码和选择信号。
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公开(公告)号：KR102234594B1
公开(公告)日：2021-04-05
申请号：KR1020140099125
申请日：2014-08-01
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: 본발명은스큐보상회로에관한것이다. 본발명의스큐보상회로는, 제1 코드에따라상기제1 데이터를지연하여제2 데이터로출력하는데이터지연부, 제2 코드에따라제1 클럭신호를지연하여제2 클럭신호로출력하는클럭지연부, 선택신호에응답하여클럭신호또는클럭신호의반전신호를제1 클럭신호로출력하는멀티플렉서, 그리고제2 데이터및 제2 클럭신호에응답하여제1 코드, 제2 코드및 선택신호를제어하는제어부로구성된다.
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Patent Agency Ranking6.发明公开세정 장치, 그를 포함하는 화학적 기계적 연마 시스템, 화학적 기계적 연마 후 세정 방법 및 그를 포함하는 반도체 소자의 제조 방법 审中-实审一种清洁装置，包括该清洁装置的化学机械抛光系统，化学机械抛光后的清洁方法以及包括该清洁装置的半导体装置的制造方法
公开(公告)号：KR1020170119273A
公开(公告)日：2017-10-26
申请号：KR1020160094385
申请日：2016-07-25
Applicant: 삼성전자주식회사
IPC: H01L21/02 , H01L21/67 , H01L21/304 , H01L21/306
Abstract: 본발명은세정장치, 그를포함하는화학적기계적연마시스템, 화학적기계적연마후 세정방법, 및그를포함하는반도체소자의제조방법을개시한다. 그의장치는제 1 약액과, 상기제 1 약액을용해시키는제 1 용액을함유하는제 1 스프레이를기판에제공하는제 1 이중노즐을포함하는제 1 세정부, 그리고상기제 1 약액과다른제 2 약액과, 상기제 2 약액을용해시키고상기제 1 용액과동일한제 2 용액을함유하는제 2 스프레이를상기기판상에제공하는제 2 이중노즐을포함하는제 2 세정부를포함한다.
Abstract translation: 本发明公开了一种清洁装置，包括该清洁装置的化学机械抛光系统，化学机械抛光后的清洁方法以及包括该清洁装置的半导体装置的制造方法。 该设备包括：第一清洁单元，其包括第一双喷嘴和第一双喷嘴，用于向基板提供包含第一溶液和用于溶解第一溶液的第一溶液的第一喷雾， 以及第二清洁部件，其包括用于溶解第二化学溶液的第二双喷嘴并且在包含与第一溶液相同的第二溶液的基板上提供第二喷雾。
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公开(公告)号：KR1020150095500A
公开(公告)日：2015-08-21
申请号：KR1020140016905
申请日：2014-02-13
Applicant: 삼성전자주식회사
CPC classification number: H04L7/0041 , G01R31/31725 , H03K5/131 , H03K2005/00058 , H04L7/0016 , H04L25/14
Abstract: 고속 데이터 인터페이스 장치 및 상기 장치의 스큐 보정 방법이 개시된다. 본 발명의 고속 데이터 송신 장치는 클락 신호를 생성하여 클락 채널을 통해서 전송하는 송신 클락 발생부, 및 디스큐 모드에서는 디스큐 동기 코드 및 테스트 데이터를 생성하고 데이터 채널을 통해 상기 디스큐 동기 코드에 이어 상기 테스트 데이터를 전송하며, 노말 모드에서는 노말 동기 코드에 이어 노말 데이터를 상기 데이터 채널을 통해 전송하는 적어도 하나의 송신 채널부를 포함하며, 상기 노말 동기 코드와 상기 디스큐 동기 코드는 서로 다른 패턴을 가진다.
Abstract translation: 公开了一种高速数据接口装置及其偏斜校正方法。 根据本发明的高速数据发送装置包括：发送时钟生成单元，其生成时钟信号并通过时钟信道发送时钟信号; 以及至少一个传输通道单元，其生成去歪斜同步码和测试数据，并且以偏斜模式通过数据通道发送去歪斜同步码，然后发送测试数据，然后通过数据通道发送正常同步码，然后发送普通数据 在正常模式下。 正常的同步代码和偏移校正同步代码具有不同的模式。
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公开(公告)号：KR100791012B1
公开(公告)日：2008-01-04
申请号：KR1020060128243
申请日：2006-12-14
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76897 , H01L21/31144 , H01L21/7684 , H01L27/10894
Abstract: A method for forming a contact of a semiconductor device is provided to reduce generation of stepped parts between a cell region and a peripheral region by securing a uniform polishing speed in the cell region and the peripheral region. A semiconductor substrate(100), having a cell region and a peripheral region, is provided. An element layer(200) and an insulating layer(300) for insulating the element layer are formed on the semiconductor substrate. A first mask pattern(400), having a contact pattern part on the cell region and a dummy pattern part on the peripheral region, is formed on the insulating layer. A sacrificial layer having a predetermined thickness and an upper groove is formed on the insulating layer having the first mask pattern. A second mask pattern is formed to bury the groove of the sacrificial layer. A third mask pattern is formed on the sacrificial layer and the second mask pattern in order to expose a contact of the cell region. A contact hole is formed in the insulating layer by etching the insulating layer. The third mask pattern is removed. A conductive layer is formed on the semiconductor substrate in order to bury the contact hole. A planarization of the insulating layer is performed.
Abstract translation: 提供一种用于形成半导体器件的接触的方法，以通过确保在电池区域和外围区域中的均匀的抛光速度来减少电池区域和周边区域之间的台阶部件的产生。 提供具有单元区域和周边区域的半导体基板（100）。 在半导体衬底上形成用于绝缘元件层的元件层（200）和绝缘层（300）。 在绝缘层上形成具有在单元区域上的接触图形部分和外围区域上的虚设图形部分的第一掩模图案（400）。 在具有第一掩模图案的绝缘层上形成具有预定厚度的牺牲层和上槽。 形成第二掩模图案以掩埋牺牲层的凹槽。 在牺牲层和第二掩模图案上形成第三掩模图案以暴露单元区域的接触。 通过蚀刻绝缘层在绝缘层中形成接触孔。 删除第三个掩模图案。 在半导体衬底上形成导电层以便埋入接触孔。 进行绝缘层的平坦化。
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