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公开(公告)号：KR101965614B1
公开(公告)日：2019-04-04
申请号：KR1020120107192
申请日：2012-09-26
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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公开(公告)号：KR1020160000703A
公开(公告)日：2016-01-05
申请号：KR1020140078205
申请日：2014-06-25
Applicant: 삼성전자주식회사
IPC: H01L29/786 , H01L29/792 , H01L21/764
CPC classification number: H01L27/11582 , H01L27/11565 , H01L27/1157
Abstract: 기판상에형성된워드라인들, 상기워드라인들사이에형성된에어갭들, 상기워드라인들및 에어갭들을수직으로관통하여상기기판과연결된채널구조체들, 상기워드라인들의상면들, 하면들, 및상기채널구조체들과인접하는측면들을컨포멀하게덮는블로킹패턴들및 상기워드라인들의측면들상의상기블로킹패턴들과상기채널구조체들사이에형성된전하트랩패턴들을포함하는반도체소자가설명된다.
Abstract translation: 描述的是半导体器件。 半导体器件包括形成在基板上的字线，形成在字线之间的空气间隙，垂直贯穿字线和气隙的沟道结构，并连接到基板，阻挡图案，其保形地覆盖上表面和下表面 的字线和与沟道结构相邻的侧表面以及形成在沟道结构之间的电荷陷阱图案和字线的侧表面上的阻挡图案。
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公开(公告)号：KR1020140091251A
公开(公告)日：2014-07-21
申请号：KR1020130003278
申请日：2013-01-11
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/1052 , G11C16/10 , G11C16/14 , H01L27/11524 , H01L27/11556 , H01L27/0688 , H01L27/0207 , H01L27/2463
Abstract: Provided are a three-dimensional semiconductor device and a method of operating the same. The three-dimensional semiconductor device includes active patterns which are arranged on a substrate to form a multi-layered and multi-column structure and drain patterns which are connected to the columns of the active patterns, respectively. The operating method includes a layer-selection step which differently controls the widths of depletion regions which are formed at the ends of the active patterns according to the height from the substrate. As a result, a layer selected among the active layers can be selectively connected to the drain patterns.
Abstract translation: 提供一种三维半导体器件及其操作方法。 三维半导体器件包括布置在衬底上以形成分别连接到有源图案的列的多层和多列结构以及漏极图案的有源图案。 操作方法包括层选择步骤，其根据与衬底的高度不同地控制形成在活动图案的端部处的耗尽区的宽度。 结果，从有源层中选择的层可以选择性地连接到漏极图案。
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公开(公告)号：KR102136849B1
公开(公告)日：2020-07-22
申请号：KR1020130104505
申请日：2013-08-30
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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Patent Agency Ranking
公开(公告)号：KR102098588B1
公开(公告)日：2020-04-08
申请号：KR1020130075821
申请日：2013-06-28
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
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公开(公告)号：KR1020140033563A
公开(公告)日：2014-03-19
申请号：KR1020120096415
申请日：2012-08-31
Applicant: 삼성전자주식회사
Inventor： 카나모리코지
CPC classification number: G11C13/0064 , G11C11/5685 , G11C13/0007 , G11C13/0097 , G11C2213/71 , G11C2213/77
Abstract: An object of the present invention is to provide a variable resistance memory device having rapid erase speed and an erase verifying method thereof. The erase verifying method of the variable resistance memory device according to the present invention comprises the steps of: applying a first voltage to a plurality of word lines connected to a memory cell block; applying a second voltage lower than the first voltage to a plurality of bit lines connected to the memory cell block; sensing each of bit line currents flowing through the bit lines; comparing each of the sensed bit line currents with a reference current; and terminating an erase operation of the memory cell block if each of the sensed bit line currents is less than the reference current. According to the variable resistance memory device and the erase verifying method thereof in the present invention, an erase verifying speed is improved.
Abstract translation: 本发明的目的是提供一种具有快速擦除速度的可变电阻存储器件及其擦除验证方法。 根据本发明的可变电阻存储器件的擦除验证方法包括以下步骤：向连接到存储器单元块的多个字线施加第一电压; 向连接到所述存储单元块的多个位线施加低于所述第一电压的第二电压; 检测流过位线的位线电流; 将每个感测到的位线电流与参考电流进行比较; 以及如果每个感测到的位线电流都小于参考电流，则终止该存储单元块的擦除操作。 根据本发明的可变电阻存储装置及其擦除验证方法，提高了擦除验证速度。
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公开(公告)号：KR102248205B1
公开(公告)日：2021-05-04
申请号：KR1020140078205
申请日：2014-06-25
Applicant: 삼성전자주식회사
IPC: H01L29/786 , H01L29/792 , H01L21/764
Abstract: 기판상에형성된워드라인들, 상기워드라인들사이에형성된에어갭들, 상기워드라인들및 에어갭들을수직으로관통하여상기기판과연결된채널구조체들, 상기워드라인들의상면들, 하면들, 및상기채널구조체들과인접하는측면들을컨포멀하게덮는블로킹패턴들및 상기워드라인들의측면들상의상기블로킹패턴들과상기채널구조체들사이에형성된전하트랩패턴들을포함하는반도체소자가설명된다.
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公开(公告)号：KR1020150028885A
公开(公告)日：2015-03-17
申请号：KR1020130104505
申请日：2013-08-30
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11582 , H01L21/823487 , H01L27/0688 , H01L29/7926
Abstract: 본 발명의 기술적 사상은 수직 채널 영역을 구비하는 3차원 구조의 비휘발성 메모리 소자에 관한 것이다. 채널 영역에 금속 불순물을 첨가하여 상기 채널 영역을 이루는 물질을 재결정화하되, 상기 채널 영역에 금속 불순물의 잔존량의 최대치를 메모리 셀 스트링의 외부에 존재하도록 하여 트랜지스터의 특성 열화 및 게이트 절연막의 신뢰성 저하를 방지한다. 이를 위해 기판; 절연막을 사이에 두고 상기 기판과 이격된 하부 선택 트랜지스터; 상기 하부 선택 트랜지스터 상에 형성된 상부 선택 트랜지스터; 상기 상부 선택 트랜지스터와 상기 하부 선택 트랜지스터 사이에 형성된 복수의 게이트 전극 도전층을 포함하는 메모리 셀 스트링 구조; 상기 복수의 게이트 전극 도전층을 관통하는 채널 영역; 상기 채널 영역의 상부에 연결된 금속 시드층; 상기 기판과 상기 채널 영역 사이에 형성된 반응 결정 경계면을 포함하는 3차원 구조의 비휘발성 메모리 소자를 제공한다.
Abstract translation: 本发明的技术思想涉及具有垂直信道区域的3D非易失性存储器件。 通过向通道区域添加金属杂质，使沟道区域的材料再结晶。 残留在沟道区域中的金属杂质的最大值在存储单元串之外，从而防止晶体管的特性劣化和栅极绝缘层的可靠性劣化。 为此，3D非易失性存储器件包括衬底; 通过绝缘层与衬底分离的下选择晶体管; 形成在下选择晶体管上的上选择晶体管; 存储单元串结构，其包括形成在上选择晶体管和下选择晶体管之间的栅电极导电层; 穿过栅电极导电层的沟道区; 连接到沟道区的上部的金属籽晶层; 以及形成在基板和沟道区域之间的反应晶体边界面。
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公开(公告)号：KR102025111B1
公开(公告)日：2019-09-25
申请号：KR1020130003278
申请日：2013-01-11
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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