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公开(公告)号：KR1019960026174A
公开(公告)日：1996-07-22
申请号：KR1019940035978
申请日：1994-12-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 접촉창 형성방법에 대해 기재되어 있다. 이는 반도체기판에 트랜지스터를 형성하는 제1공정, 결과물 전면에 제1절연막을 형성하는 제2공정, 상기 제1감광막을 형성하는 제3공정, 상기 제1감광막 상에 제2절연막을 형성하는 제4공정, 상기 제2절연막 상에 제2감광막을 형성하는 제5공정, 매몰접촉창이 형성될 영역의 상기 제2감광막을 제거하여 제2감광막 패턴을 형성하는 제6공정, 상기 제2감광막 패턴을 식각마스크로 하여 상기 제2절연막을 식각하는 제7공정, 상기 제2감광막 패턴을 제거함과 동시에, 매몰접촉창이 형성될 영역의 상기 제1감광막을 제거하여 제1감광막 패턴을 형성하는 제8공정, 결과물 전면에 제3절연막을 형성하는 제9공정, 및 상기 제3절연막 및 제2절연막을 이용하여 상기 제1절연막에 매몰접촉창을 형성하는 제10공정을 포함하는 것을 특징으로 한다. 따라서, 최소피쳐사이즈 보다 더 작은 크기의 접촉창을 형성할 수 있어, 메모리장치의 집적도 향상을 용이하게 한다.
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公开(公告)号：KR1019960001331B1
公开(公告)日：1996-01-26
申请号：KR1019920011155
申请日：1992-06-25
Applicant: 삼성전자주식회사
IPC: H01L21/108
Abstract: forming the first conducting layer; forming a pattern separated in cell unit; forming the first storage electrode pattern; forming the first side-wall spacer, a step of removing the pattern; forming the second storage electrode pattern by etching the first conducting layer with some depth; deleting the first side-wall spacer; forming the second side-wall spacer; forming a storage electrode by anisotropy-etching the first conducting layer; and removing the second side-wall spacer.
Abstract translation: 形成第一导电层; 形成以细胞单位分离的图案; 形成第一存储电极图案; 形成第一侧壁间隔物，去除图案的步骤; 通过以一定深度蚀刻第一导电层形成第二存储电极图案; 删除第一侧壁间隔物; 形成所述第二侧壁间隔物; 通过各向异性蚀刻第一导电层形成存储电极; 并移除第二侧壁间隔物。
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公开(公告)号：KR100151022B1
公开(公告)日：1998-10-01
申请号：KR1019950005603
申请日：1995-03-17
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 캐패시터의 축적전극 제조방법이 개시되어 있다. 본 발명은 축적전극 하부의 제3 절연층 패턴과 같은 물질층으로 이루어지고 차후 제거되어져야 하는 제2 스페이서 또는 제4 절연층 패턴을 이용하여 축적전극을 형성함에 있어서, 상기 제3 절연층 패턴이 노출되지 않은 상태에서 상기 제2 스페이서 또는 제4 절연층 패턴을 등방성 식각공정으로 완전히 제거한 후 후속공정을 실시함으로써, 축적전극 하부에 위치하는 축적전극 콘택홀이 입자(particle) 또는 사진공정시 패턴불량으로 인하여 형성되지 않은 경우 축적전극의 리프팅(lifting)을 방지할 수 있다.
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公开(公告)号：KR1020040045184A
公开(公告)日：2004-06-01
申请号：KR1020020073228
申请日：2002-11-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a contact hole of a semiconductor device is provided to be capable of improving the profile of a contact hole. CONSTITUTION: An interlayer dielectric(3) is formed on a semiconductor substrate(1). A photoresist pattern(5) is formed on the interlayer dielectric. A pre-contact hole(7) is formed on the resultant structure for exposing the predetermined portion of the semiconductor substrate by carrying out an etching process on the interlayer dielectric using the photoresist pattern as an etching mask. At this time, the pre-contact hole has a bowing portion(7a) at its inner sidewall. The photoresist pattern is then removed from the resultant structure. A contact hole is completed by carrying out an etching process on the interlayer dielectric until the bowing portion is completely removed.
Abstract translation: 目的：提供一种用于形成半导体器件的接触孔的方法，以能够改善接触孔的轮廓。 构成：在半导体衬底（1）上形成层间电介质（3）。 在层间电介质上形成光刻胶图案（5）。 在所得结构上形成预接触孔（7），用于通过使用光致抗蚀剂图案作为蚀刻掩模对层间电介质进行蚀刻处理来暴露半导体衬底的预定部分。 此时，预接触孔在其内侧壁具有弯曲部（7a）。 然后从所得结构中除去光致抗蚀剂图案。 通过对层间电介质进行蚀刻处理，直到弯曲部分被完全去除来完成接触孔。
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Patent Agency Ranking
公开(公告)号：KR1019940001255A
公开(公告)日：1994-01-19
申请号：KR1019920011155
申请日：1992-06-25
Applicant: 삼성전자주식회사
IPC: H01L21/108
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公开(公告)号：KR1019980074298A
公开(公告)日：1998-11-05
申请号：KR1019970010042
申请日：1997-03-24
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 DRAM 반도체 장치의 커패시터가 형성되는 셀 영역과 일반 소자가 형성되는 로직 영역을 동일 반도체 기판상에 형성할 수 있는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판상에 셀 영역과 로직 영역이 아이솔레이션 영역을 사이에 두고 인접하여 형성되고, 셀 영역 및 로직 영역 상에는 층간절연막이 형성되어 있되, 상기 셀 영역에는 상기 층간절연막을 관통하여 상기 반도체 기판과 콘택되도록 커패시터 전극이 형성된 구조를 갖는 반도체 장치의 제조 방법에 있어서, 상기 로직 영역의 층간절연막을 소정 두께 건식식각하는 공정과, 상기 커패시터 전극을 포함하여 상기 셀 영역의 층간절연막상에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하고, 상기 로직 영역의 층간절연막을 습식식각하는 공� ��을 포함한다. 이와 같은 방법에 의해서, 동일 반도체 기판상에 형성되는 DRAM 영역과 로직 영역을 서로 분리해 낼 수 있고, DRAM 영역과 로직 영역을 동일 반도체 기판상에 동시에 형성할 수 있다.
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公开(公告)号：KR1019960035984A
公开(公告)日：1996-10-28
申请号：KR1019950005603
申请日：1995-03-17
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 캐패시터의 축적전극 제조방법이 개시되어 있다. 본 발명은 축적전극 하부의 제3절연층 패턴과 같은 물질층으로 이루어지고 차후 제거되어져야 하는 제2스페이서 또는 제4절연층 패턴을 이용하여 축적전극을 형성함에 있어서, 상기 제3절연층 패턴이 노출되지 않은 상태에서 상기 제2스페이서 또는 제4절연층 패턴을 등방성 식각공정으로 완전히 제거한 후 후속공정을 실시함으로써, 축적전극 하부에 위치하는 축적 전극 콘택홀이 입자(particle) 또는 사진공정시 패턴불량으로 인하여 형성되지 않은 경우 축적전극의 리프팅(lifting)을 방지할 수 있다.
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公开(公告)号：KR1019940004827A
公开(公告)日：1994-03-16
申请号：KR1019920025920
申请日：1992-12-29
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체기판상에 제1도전층을 형성하는 공정, 상기 제1도전층 상에 제1물질층을 형성하는 공정, 상기 제1물질층으로 구성되고 각 셀 단위로 한정되는 모양의 제1패턴을 형성하는 공정, 상기 제1패턴을 식각마스크로 하여 상기 제1도전층을 소정깊이로 식각하여 스토리지전극 패턴을 형성하는 공정, 상기 제1패턴의 가장자리 부분을 식각해 내어 제2패턴을 형성하는 공정, 결과를 전면에 제2물질층을 형성하는 공정, 상기 제2패턴 및 스토리지전극 패턴측벽에 상기 제2물질층으로 된 스페이서를 형성하는 공정, 상기 제2패턴을 제거하는 공정, 및 상기 스페이서를 식각마스크로 한 이방성식각을 결과를 전면에 행하는 공정을 포함하는 반도체 메모리장치의 제조방법을 제공한다. 따라서 셀커패시턴스 및 신뢰성이 향상된 커패시터를 얻을 수 있다.
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公开(公告)号：KR100155787B1
公开(公告)日：1998-12-01
申请号：KR1019940035978
申请日：1994-12-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 접촉창 형성방법에 대해 기재되어 있다. 이는 반도체기판에 트랜지스터를 형성하는 제1공정, 결과물 전면에 제1절연막을 형성하는 제2공정, 상기 제1절연막 상에 제1감광막을 형성하는 제3공정, 상기 제1감광막 상에 제2절연막을 형성하는 제4공정, 상기 제2절연막 상에 제2감광막을 형성하는 제5공정, 매몰접촉창이 형성될 영역의 상기 제2감광막을 제거하여 제2감광막 패턴을 형성하는 제6공정, 상기 제2감광막 패턴을 식각마스크로 하여 상기 제2절연막을 식각하는 제7공정, 상기 제2감광막 패턴을 제거함과 동시에, 매몰접촉창이 형성될 영역의 상기 제1감광막을 제거하여 제1감광막 패턴을 형성하는 제8공정, 결과물 전면에 제3절연막을 형성하는 제9공정, 및 상기 제3절연막 및 제2절연막을 이용하여 상기 제1절연막에 매몰접촉창을 형성하는 제10공정을 포함하는 것을 특징으로 한다. 최소피쳐사이즈 보다 더 작은 크기의 접촉창을 형성할 수 있어, 메모리장치의 집적도 향상을 용이하게 한다.
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