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公开(公告)号：KR100744147B1
公开(公告)日：2007-08-01
申请号：KR1020060079528
申请日：2006-08-22
Applicant: 삼성전자주식회사
Abstract: A semiconductor chip pickup assembly and a method for attaching a semiconductor chip are provided to improve bad attaching of the chip by independently applying a load to a center region and an edge region of the chip. A center head part(100) has a first contact surface(100S) contacting a center region(A) of a semiconductor chip(70) to apply a load to the center region, and is vertically moved. A periphery head part(200) has a second contact surface(200S) contacting an edge region of the semiconductor chip to apply a load to the edge, and is vertically moved independent of the center head part. The first contact surface is formed with at least one vacuum inlet, and the first and/or second contact surface is made of elastic material.
Abstract translation: 提供半导体芯片拾取组件和用于附接半导体芯片的方法，以通过独立地将负载施加到芯片的中心区域和边缘区域来改善芯片的不良附接。 中心头部（100）具有与半导体芯片（70）的中心区域（A）接触以向中心区域施加载荷并且垂直移动的第一接触表面（100S）。 外围头部（200）具有与半导体芯片的边缘区域接触以向边缘施加载荷的第二接触表面（200S），并且独立于中心头部分垂直移动。 第一接触表面形成有至少一个真空入口，并且第一和/或第二接触表面由弹性材料制成。
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公开(公告)号：KR1020060006512A
公开(公告)日：2006-01-19
申请号：KR1020040055585
申请日：2004-07-16
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L2224/16225 , H01L2224/32225 , H01L2224/73204 , H01L2924/15311 , H01L2924/00
Abstract: 본 발명은 반도체 기판 상에 배선 패드(pad)들을 형성하는 단계와, 배선 패드들 상에 솔더 범프(solder bump)들을 각각 형성하는 단계와, 이 솔더 범프를 덮도록 반도체 기판 상에 접착층을 형성하는 단계와, 전극 단자들이 형성된 반도체 칩의 활성면과 반도체 기판이 서로 마주보며 물리적으로 접합되도록 가압하는 단계와, 접착층을 경화(cure)시키는 단계 및 반도체 기판의 후면으로부터 입사된 레이저 빔에 의해 솔더 범프가 용융되어 이 솔더 범프와 전극 단자가 서로 전기적으로 접속되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조방법에 관한 것이다. 이에 따르면, 접착층이 후속공정으로 진행되는 반도체 칩과 반도체 기판 사이의 언더 필(under fill) 기능을 대신하게 되므로, 반도체 칩 패키지 제조 공정이 단순화 되고 언더 필에 의한 보이드(void)의 발생을 막아 반도체 칩 패키지의 크랙(crack)을 방지한다.
반도체 기판, 반도체 칩, 액상 접착제, 전극 단자, 레이저 빔, 솔더 범프, 솔더 볼-
公开(公告)号：KR1020080014302A
公开(公告)日：2008-02-14
申请号：KR1020060075808
申请日：2006-08-10
Applicant: 삼성전자주식회사
IPC: H01L21/58
CPC classification number: H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2924/00014 , H01L2924/00
Abstract: A method for attaching a die using fiber reinforced polymer is provided to prevent a die warpage phenomenon in a thin die by attaching the fiber reinforced polymer with a high intensity to a substrate in parallel to a direction of the die warpage. A method for attaching a die using fiber reinforced polymer(20) comprises the steps of: sticking the fiber reinforced polymer on a rear side of a substrate(10) which a plurality of semiconductor chips are formed on; dicing the substrate where the fiber reinforced polymer is stuck to a separated die(12); and attaching the die to a substrate for a package or to a different die using the fiber reinforced polymer on the rear side of the die. The step of attaching the die comprises the steps of: mounting the die on the substrate for the package or on the different die; and hardening the fiber reinforced polymer between the mounted die and the substrate for the package or the different die.
Abstract translation: 提供一种使用纤维增强聚合物附着模具的方法，以通过将平行于模具翘曲的方向将高强度的纤维增强聚合物附着于基底来防止薄模具中的模具翘曲现象。 使用纤维增强聚合物（20）附接模具的方法包括以下步骤：将纤维增强聚合物粘贴在形成多个半导体芯片的基板（10）的后侧; 对纤维增强聚合物粘附到分离的模具（12）上的基底进行切割; 并且使用模具后侧上的纤维增强聚合物将模具附接到用于封装的基板或者使用不同的管芯。 安装模具的步骤包括以下步骤：将管芯安装在用于封装的基板上或在不同的管芯上; 并且在所安装的管芯和用于封装或不同管芯的衬底之间硬化纤维增强聚合物。
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公开(公告)号：KR1020060058376A
公开(公告)日：2006-05-30
申请号：KR1020040097389
申请日：2004-11-25
Applicant: 삼성전자주식회사
IPC: H01L23/12 , H01L25/065
CPC classification number: H01L25/074 , H01L21/563 , H01L23/041 , H01L23/49816 , H01L24/12 , H01L25/0657
Abstract: 본 발명은 플립 칩 또는 웨이퍼 레벨 패키지와 같은 베어 칩 패키지를 단위 패키지로 사용하는 적층 패키지와 그 제조 방법에 관한 것이다. 각각의 단위 패키지는 캐버티가 형성된 배선 구조물과 캐버티 안에 부착되는 집적회로 칩을 포함한다. 상부 단위 패키지의 집적회로 칩에 형성된 칩 범프와 배선 구조물에 형성된 접속 범프는 하부 단위 패키지의 배선 구조물에 형성된 범프 랜드에 접합된다. 범프 랜드는 회로 배선에 의하여 서로 연결되며 배선 구조물의 가장자리부에 형성된 금속 기둥을 통하여 다시 아래쪽 접속 범프에 연결된다. 배선 구조물에는 관통 홈이 형성되며, 단위 패키지의 적층 후 관통 홈을 통하여 일괄적으로 언더필 공정을 수행할 수 있다.
적층 패키지, 베어 칩 패키지, 배선 구조물, 캐버티, 언더필 물질-
公开(公告)号：KR1020100104590A
公开(公告)日：2010-09-29
申请号：KR1020090023109
申请日：2009-03-18
Applicant: 삼성전자주식회사
IPC: H01L23/495 , H01L23/498
CPC classification number: H01L23/49548 , H01L23/4951 , H01L23/49551 , H01L24/45 , H01L24/48 , H01L2224/451 , H01L2224/45144 , H01L2224/48091 , H01L2224/48247 , H01L2224/4826 , H01L2924/01079 , H01L2924/181 , H01L2924/18165 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: PURPOSE: The lead frame and the semiconductor package having the same comprise the dam bar in the lead frame and rigid gusset. It is bent of the lead frame by the thermal expansion coefficient mismatch between the lead frame and the molding material, warpage is prevented. CONSTITUTION: A frame(110) comprises a plurality of openings accepting semiconductor chips. A lead structure(120) is arranged within openings according to the first direction. The lead structure comprises the semiconductor chip, the electrically connected inner lead(122) and the outer lead(124) expanded from inner leads.
Abstract translation: 目的：引线框架和具有该引线框架的半导体封装包括引线框架中的阻挡条和刚性的角撑板。 引线框架与成型材料之间的热膨胀系数不匹配导致引线框弯曲，防止翘曲。 构成：框架（110）包括容纳半导体芯片的多个开口。 引线结构（120）根据第一方向布置在开口内。 引线结构包括半导体芯片，电连接的内引线（122）和外引线（124）从内引线扩展。
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Patent Agency Ranking
公开(公告)号：KR1020100012330A
公开(公告)日：2010-02-08
申请号：KR1020080073667
申请日：2008-07-28
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L23/49565 , H01L23/49517
Abstract: PURPOSE: A method of forming an electric device having stacked chips is provided to minimize the package warpage by cutting the part of lead frame connected to the lead among the semiconductor process and to improve productivity of finished product. CONSTITUTION: The lead support bar(120) is near to the side rail(110). A plurality of leads(130) is contacted with one side of the lead support bar. The connecting lead(140) is connected between the lead support bar and the side rail. The leads have a smaller cross section. The connecting lead has the notch.
Abstract translation: 目的：提供一种形成具有堆叠芯片的电子装置的方法，以通过切割半导体工艺中连接到引线的引线框架的一部分来最小化封装翘曲并提高成品的生产率。 构成：引线支撑杆（120）靠近侧轨（110）。 多个引线（130）与引线支撑条的一侧接触。 连接引线（140）连接在引线支撑杆和侧轨之间。 导线的横截面较小。 连接引线有缺口。
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公开(公告)号：KR1020070095636A
公开(公告)日：2007-10-01
申请号：KR1020060026065
申请日：2006-03-22
Applicant: 삼성전자주식회사
IPC: H01L23/28
CPC classification number: H01L24/26 , H01L21/324 , H01L21/67132 , H01L25/074
Abstract: A method for adhering and stacking a semiconductor chip on a substrate is provided to prevent deformation and contamination of the semiconductor chip by fixing the semiconductor chip using a protective tape. A protective tape(15) is attached to an upper portion of a semiconductor chip(11) which is separated from a wafer, and then the semiconductor chip is adhered on a substrate(13) by an adhesive(14) which is applied on the substrate or applied on a lower portion of the fixed semiconductor chip. The substrate and the semiconductor chip are heated under a pressure to cure the adhesive. After removing the pressure, the semiconductor chip is adhered on the substrate. Then, the protective tape is removed.
Abstract translation: 提供了一种用于将半导体芯片粘附并堆叠在基板上的方法，以通过使用保护带固定半导体芯片来防止半导体芯片的变形和污染。 保护带（15）附着到与晶片分离的半导体芯片（11）的上部，然后通过粘合剂（14）将半导体芯片粘附在基板（13）上，粘合剂（14） 衬底或施加在固定半导体芯片的下部上。 在压力下加热衬底和半导体芯片以固化粘合剂。 在去除压力之后，将半导体芯片粘附在基板上。 然后，取下保护带。
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公开(公告)号：KR1020070095480A
公开(公告)日：2007-10-01
申请号：KR1020050078722
申请日：2005-08-26
Applicant: 삼성전자주식회사
CPC classification number: H01L21/76898 , H01L23/3114 , H01L23/481 , H01L2224/05001 , H01L2224/05008 , H01L2224/05022 , H01L2224/05024 , H01L2224/05026 , H01L2224/0508 , H01L2224/051 , H01L2224/05124 , H01L2224/05166 , H01L2224/05548 , H01L2224/05571 , H01L2224/056 , H01L2224/13024 , H01L2224/16 , H01L2224/274 , H01L2924/01078 , H01L2924/01079 , H01L2924/04941 , H01L2924/3011 , H01L2924/00014
Abstract: A method for manufacturing a semiconductor chip package of a wafer level is provided to prevent damage of a conductive pattern in a post process by forming external connection terminals on a rear surface of a wafer and covering a front surface with an encapsulation layer. A conductive pattern(102) is formed a front surface of a wafer(100), and the front surface of the wafer is covered by an encapsulation layer(106). Chip plugs(104) are electrically connected to the conductive pattern, and are embedded in a rear surface of the wafer. External connection terminals are formed on the rear surface of the wafer, and are electrically connected to the chip plugs. The uppermost conductive pattern is directly connected to the chip plugs. The encapsulation layer is made of epoxy molding compound.
Abstract translation: 提供了一种用于制造晶片级的半导体芯片封装的方法，以通过在晶片的后表面上形成外部连接端子并用封装层覆盖前表面来防止后处理中导电图案的损坏。 导电图案（102）形成在晶片（100）的前表面，并且晶片的前表面被封装层（106）覆盖。 芯片插头（104）电连接到导电图案，并且嵌入晶片的后表面。 外部连接端子形成在晶片的后表面上，并且电连接到芯片插头。 最上面的导电图案直接连接到芯片插头。 封装层由环氧树脂模塑料制成。
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公开(公告)号：KR1020070049349A
公开(公告)日：2007-05-11
申请号：KR1020050106433
申请日：2005-11-08
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 본 발명은 소잉 유닛을 갖는 웨이퍼 이면 연마 장치에 관한 것이다. 종래의 웨이퍼 이면 연마 장치를 거친 웨이퍼는 두께 얇아짐과 이면 연마 중의 스트레스로 인해 발생되는 휨 등의 변형 때문에 핸들링(handling)이 어려웠다. 이와 같은 문제점을 해결하기 위하여 본 발명은 연마 유닛 외에 척 테이블에 고정된 웨이퍼를 개별 반도체 칩으로 절단하는 소잉 유닛을 갖는 웨이퍼 이면 연마 장치를 제공한다. 본 발명에 따른 웨이퍼 이면 연마 장치는 이면 연마 장치 내에서 이면 연마와 함께 소잉이 이루어진다. 본 발명에 따르면, 별도로 소잉 장치가 필요하지 않아 생산 라인에서의 설비 공간을 감소시킬 수 있다. 그리고 이면 연마 즉시 소잉이 이루어지기 때문에 TAT(Turn Around Time)이 줄어든다. 또한 이면 연마 장치에서 웨이퍼가 소잉된 상태로 배출되기 때문에 종래와 같은 웨이퍼의 휨 발생으로 인한 문제가 발생되지 않는다. 따라서 작업의 생산성 및 신뢰성이 향상될 수 있다. 더욱이 웨이퍼 이면 쪽에서 소잉이 진행됨으로써 회로 패턴 형성면의 손상이 방지되어 제품의 신뢰성이 향상될 수 있다.
웨이퍼 이면 연마 장치, 웨이퍼, 레이저, 소잉, 핸들링-
公开(公告)号：KR1020060005054A
公开(公告)日：2006-01-17
申请号：KR1020040053887
申请日：2004-07-12
Applicant: 삼성전자주식회사
IPC: H01L21/52
CPC classification number: H01L2224/32145 , H01L2224/48091 , H01L2224/73265 , H01L2924/00014
Abstract: 본 발명은 웨이퍼가 놓여지는 진공 웨이퍼 척(chuck)과, 상기 웨이퍼 척 상부면에 부착된 익스펜딩 테이프(expanding tape), 및 반도체 다이를 흡착하는 콜렛(collet)과 콜렛의 일측에 고정된 트랜스퍼 헤드(transfer head)를 구비하는 반도체 다이 어태치 장치를 이용하여 워피지를 제거하기 위한 반도체 칩 패키지용 다이 어태치 방법으로서, 상기 익스펜딩 테이프 위에 실장된 웨이퍼 위에, 미리 절단된 강성도(stiffness)가 큰 박판과 접착층(adhesive layer)을 포함하는 개별 스페이서를 상기 웨이퍼에 압착하는 단계와, 상기 스페이서가 부착된 웨이퍼를 복수개의 다이로 분리(dicing)시키는 단계와, 상기 스페이서가 부착되어 워피지가 제거된 다이를 픽업(pick-up)하는 단계,및 상기 스페이서가 부착되어 워피지가 제거된 다이를 기판(substrate)위에 부착시키는 단계를 포함하� �� 것을 특징으로 한다. 이에 따르면, 개별 다이의 워피지를 보정하여 다이 어태치할 수 있으므로 디스펜싱 공정이 생략될 수 있어 생산성이 향상되고 박형 다이의 크랙 발생을 방지할 수 있다.
워피지, 다이 어태치, 스페이서, 웨이퍼, 디스펜싱
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