公开(公告)号：KR101697573B1

公开(公告)日：2017-01-19

申请号：KR1020100119757

申请日：2010-11-29

Applicant: 삼성전자주식회사

Inventor： 이호진 ,  조태제 ,  장동현 ,  송호건 ,  정세영 ,  강운병 ,  윤민승

IPC: H01L21/768 ,  H01L23/48 ,  H01L25/065 ,  H01L23/525

CPC classification number: H01L23/49844 ,  H01L21/76831 ,  H01L21/76844 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/525 ,  H01L25/0657 ,  H01L2224/02372 ,  H01L2224/05009 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2224/17181 ,  H01L2225/06513 ,  H01L2225/06544 ,  H01L2924/15311

Abstract: 반도체장치, 그제조방법, 및상기반도체장치를포함하는반도체패키지가제공된다. 반도체장치는제1 면, 및상기제1 면과반대되며트렌치가형성된제2 면을갖는기판, 상기기판내에형성된비아홀을채우며상기비아홀의내벽으로부터순차적으로형성된비아홀절연막, 배리어막, 및도전성연결부를포함하는관통비아, 상기제2 면상에형성되며상기관통비아의일정영역을노출하는절연막, 및상기트렌치내에매립되며, 상기관통비아와전기적으로연결되는재배선을포함하되, 상기절연막은상기도전성연결부의일정영역과중첩한다.

Abstract translation: 在一个实施例中，半导体器件包括具有第一表面的半导体衬底和与第一表面相对的第二表面。 第二表面限定再分布沟槽。 基板具有贯穿其中的通孔。 半导体器件还包括设置在通孔中的贯通孔。 通孔可以包括依次形成在通孔的内壁上的通孔绝缘层，阻挡层。 通孔还可以包括邻近阻挡层的导电连接器。 半导体器件还包括形成在衬底的第二表面上的绝缘层图案。 绝缘层图案限定了暴露通孔的顶表面的区域的开口。 半导体器件包括设置在沟槽中并与通孔电连接的再分配层。 绝缘层图案与导电连接器的区域重叠。

公开(公告)号：KR101610827B1

公开(公告)日：2016-04-08

申请号：KR1020090119223

申请日：2009-12-03

Applicant: 삼성전자주식회사

Inventor： 유황복 ,  정기현 ,  박재용 ,  송호건

IPC: H01L21/60 ,  H01L23/48 ,  H01L23/12

CPC classification number: H01L24/85 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/78 ,  H01L25/0657 ,  H01L2224/32145 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/48465 ,  H01L2224/4847 ,  H01L2224/48599 ,  H01L2224/49 ,  H01L2224/78301 ,  H01L2224/85181 ,  H01L2224/85201 ,  H01L2224/85205 ,  H01L2225/0651 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/85399 ,  H01L2224/05599

Abstract: 본딩구조물의형성방법을제공한다. 캐필러리에장착된와이어의선단에볼을형성하고, 캐필러리를수직하게하방으로이동시켜볼의중심을압착하여, 제1 패드상에접착볼을형성한다. 캐필러리를수직상방으로이동시켜, 예비접착볼에넥 부위를형성하고, 캐필러리를비스듬하방으로이동시켜, 넥부위를예비접착볼 가장자리에압착하여접착볼을형성한다. 캐필러리를이동시켜접착볼으로부터와이어를연장하고, 연장된와이어의후단을제2 패드상에압착하여본딩구조물을완성한다.

公开(公告)号：KR1020120020553A

公开(公告)日：2012-03-08

申请号：KR1020100084224

申请日：2010-08-30

Applicant: 삼성전자주식회사

Inventor： 이호진 ,  장동현 ,  송호건 ,  정세영 ,  윤민승 ,  김정환

IPC: H01L21/60 ,  H01L23/12 ,  H01L23/48

CPC classification number: H01L21/76898

Abstract: PURPOSE: A semiconductor chip and a method for forming a semiconductor chip are provided to uniformly maintain the thickness of a semiconductor chip by etching the back side of a semiconductor chip by using an insulating layer included in the substrate as an etch stopping layer. CONSTITUTION: A semiconductor layer(105) has an active surface(10) and an non-active layer(20) which face each other. A first inter layer dielectric layer(110) is formed on the active surface of the semiconductor layer. An insulating layer(103) is arranged on the non-active layer of the semiconductor layer. A through hole(115) successively passes through the first inter layer dielectric layer, the semiconductor layer, and the insulating layer. A spacer(125) is interposed between the inner wall of the hole and a through electrode.

Abstract translation: 目的：提供一种半导体芯片和半导体芯片的形成方法，通过使用包含在基板中的绝缘层作为蚀刻停止层，通过蚀刻半导体芯片的背面来均匀地保持半导体芯片的厚度。 构成：半导体层（105）具有彼此面对的有源表面（10）和非有源层（20）。 在半导体层的有源表面上形成第一层间介电层（110）。 绝缘层（103）布置在半导体层的非有源层上。 通孔115依次通过第一层间介电层，半导体层和绝缘层。 间隔物（125）插入在孔的内壁和贯通电极之间。

公开(公告)号：KR1020110129151A

公开(公告)日：2011-12-01

申请号：KR1020100048618

申请日：2010-05-25

Applicant: 삼성전자주식회사

Inventor： 정기현 ,  쿠르기에드워드 ,  박재용 ,  송호건 ,  김중현

IPC: H01L21/60

CPC classification number: B23K3/0653 ,  Y10T428/24826

Abstract: PURPOSE: A wave soldering apparatus having buoyancy force applying means, a soldering method, and a method for forming a flip chip solder bump are provided to form a solder bump which is capable of being used a flip chip by applying buoyancy to a melting solder. CONSTITUTION: In a wave soldering apparatus having buoyancy force applying means, a soldering method, and a method for forming a flip chip solder bump, a solder bath(110) maintains a molten solder(112) by an optimal temperature. A substrate is arranged on the top of the solder bass. A nozzle(124) ejects molten solder to the bottom of a substrate passing the upper part of the solder bath. A pump(134) is adjacent to the bottom of the nozzle. The solder bath is divided into an upstream domain(110a) and a downstream domain.

Abstract translation: 目的：提供一种具有浮力施加装置，焊接方法和形成倒装芯片焊料凸点的方法的波峰焊装置，以形成能够通过向熔化焊料施加浮力而使用倒装芯片的焊料凸块。 构成：在具有浮力施加装置，焊接方法和形成倒装芯片焊料凸点的方法的波峰焊装置中，焊料槽（110）将熔融焊料（112）保持在最佳温度。 衬底布置在焊料低音的顶部。 喷嘴（124）将熔融焊料喷射到通过焊料槽的上部的基板的底部。 泵（134）与喷嘴的底部相邻。 焊锡槽被分成上游区域（110a）和下游区域。

公开(公告)号：KR1020070019476A

公开(公告)日：2007-02-15

申请号：KR1020050074480

申请日：2005-08-12

Applicant: 삼성전자주식회사

Inventor： 방효재 ,  이동춘 ,  송호건 ,  한성찬 ,  유광수 ,  신동우

IPC: H01L23/50

CPC classification number: H05K3/403 ,  H01L2224/48091 ,  H01L2224/4824 ,  H05K3/0052 ,  H05K3/4069 ,  H05K3/4614 ,  H05K3/4647 ,  H05K2201/0355 ,  H05K2201/0919 ,  H05K2203/1189 ,  H01L2924/00014

Abstract: 메모리 모듈을 위한 인쇄회로기판, 그 제조 방법 및 메모리 모듈 소켓 어셈블리를 제시한다. 본 발명에 따르면, 메모리 패키지를 표면에 실장한 인쇄회로기판 의 측면에 매몰되고 표면이 노출된 접촉용 탭(tab)들을 포함하는 모듈(module)과, 하우징(housing) 내에 모듈이 장착될 때 접촉용 탭에 대향되게 배열된 접속 핀(pin)들, 접촉 핀들이 모듈의 측면에 대향되게 지지하는 핀 지지부, 및 모듈이 장착된 후 핀이 탭에 접촉되게 핀 지지부를 전후로 이동시키는 핀 이동부를 구비한 소켓을 포함하는 메모리 모듈 및 소켓 어셈블리를 제시한다.
메모리 모듈, 접촉 핀, 크랙, ZIF, 측면 탭

公开(公告)号：KR101692955B1

公开(公告)日：2017-01-05

申请号：KR1020100097415

申请日：2010-10-06

Applicant: 삼성전자주식회사

Inventor： 이택훈 ,  김원근 ,  장동현 ,  송호건 ,  임성준

IPC: H01L23/00 ,  H01L23/31 ,  H01L23/48 ,  H01L21/56 ,  H01L21/683 ,  H01L25/065 ,  H01L25/00

CPC classification number: H01L23/49811 ,  H01L21/561 ,  H01L21/563 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/291 ,  H01L23/3121 ,  H01L23/481 ,  H01L24/02 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/81 ,  H01L24/83 ,  H01L24/94 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/18 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/02372 ,  H01L2224/024 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13023 ,  H01L2224/13024 ,  H01L2224/13025 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81005 ,  H01L2224/83005 ,  H01L2224/83104 ,  H01L2224/94 ,  H01L2224/95001 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2225/06568 ,  H01L2924/00014 ,  H01L2924/01013 ,  H01L2924/01024 ,  H01L2924/01025 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01044 ,  H01L2924/01047 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/09701 ,  H01L2924/12042 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/1811 ,  H01L2924/18161 ,  H01L2224/81 ,  H01L2224/83 ,  H01L2924/00 ,  H01L2224/05552

Abstract: 대용량화의구현및 부피의최소화를하는반도체패키지및 그제조방법을개시한다. 본발명에따른반도체패키지의제조방법은칩 절단영역으로구분되는복수의제1 반도체칩들이배치되고, 활성영역이형성되는제1 면및 제1 면에반대인제2 면을가지는제1 반도체기판을접착층을이용하여지지기판상에부착하는단계, 복수의제1 반도체칩들이각각분리되도록, 복수의제1 반도체칩들사이에제1 절단폭(kerf width)을가지는제1 절단홈을형성하는단계, 복수의제1 반도체칩들에각각대응되는제2 반도체칩들을부착하는단계, 제1 절단홈을채우도록몰딩층을형성하는단계및 서로대응되는제1 반도체칩과제2 반도체칩 별로분리되도록, 몰딩층에제1 절단폭보다작은제2 절단폭을가지는제2 절단홈을형성하는단계를포함한다.

Abstract translation: 形成半导体封装的方法包括将半导体衬底附着在支撑衬底上，其中半导体衬底包括多个第一半导体芯片和分离各个半导体芯片的芯片切割区域。 形成第一切割槽，其具有在多个第一半导体芯片中的第一和第二半导体芯片之间的第一切口宽度。 多个第二半导体芯片附接到多个第一半导体芯片。 成型层形成为填充第一切割槽，并且在成型层中形成具有小于第一切口宽度的第二切口宽度的第二切割槽，以形成覆盖多个 第一半导体芯片和多个第二半导体芯片中的一个。

公开(公告)号：KR101690487B1

公开(公告)日：2016-12-28

申请号：KR1020100110534

申请日：2010-11-08

Applicant: 삼성전자주식회사

Inventor： 정세영 ,  윤선필 ,  송호건

IPC: H01L23/48 ,  H01L23/00 ,  H01L25/065

CPC classification number: H01L23/481 ,  H01L24/81 ,  H01L25/0657 ,  H01L27/108 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/351 ,  Y10T428/12708 ,  H01L2924/00

Abstract: 반도체장치및 제조방법이제공된다. 이장치는하부구조상에실장된복수개의반도체소자층들을포함한다. 반도체소자층들각각은반도체칩 및반도체칩의일면에배치되는연결구조체를포함하고, 반도체소자층이하부구조로부터멀리배치될수록, 해당반도체층의연결구조체의단면적은감소할수 있다.

Abstract translation: 半导体器件包括第一半导体芯片，设置在第一半导体芯片的第一侧上的第一连接结构，设置在第一半导体芯片的第二侧上的第二半导体芯片，以及设置在第一和第二半导体芯片之间的第二连接结构 半导体芯片，其中多个第二连接结构小于第一连接结构的数量。

公开(公告)号：KR101688591B1

公开(公告)日：2016-12-22

申请号：KR1020100110032

申请日：2010-11-05

Applicant: 삼성전자주식회사

Inventor： 박상욱 ,  정태경 ,  송호건 ,  임원철

IPC: H01L21/782 ,  H01L25/065

CPC classification number: H01L21/78 ,  H01L25/0657 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48147 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/06562 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 반도체칩의제조방법을제공한다. 반도체칩의제조방법은회로영역들이형성된반도체기판을마련하고, 반도체기판내부에레이저를조사하여, 손상층을형성하고, 반도체기판을연마하여, 회로영역들을각각분리시켜반도체칩들을형성하는것을포함한다. 이때, 손상층은상기반도체기판이연마되는동안제거된다.

Abstract translation: 制造半导体芯片的方法包括提供包括电路区域的半导体衬底，用激光束照射半导体衬底以形成易碎层，以及抛光半导体衬底以将半导体衬底的电路区域彼此分离为半导体芯片 。 在半导体衬底的抛光期间可以完全去除易碎层。

公开(公告)号：KR1020130137992A

公开(公告)日：2013-12-18

申请号：KR1020120061745

申请日：2012-06-08

Applicant: 삼성전자주식회사

Inventor： 박진우 ,  이석현 ,  송호건

IPC: H01L21/301 ,  H01L23/12

CPC classification number: H01L21/50 ,  H01L21/568 ,  H01L24/19 ,  H01L24/73 ,  H01L24/82 ,  H01L24/96 ,  H01L24/97 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/15184 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/15787 ,  H01L2924/181 ,  H01L2924/18161 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2924/00

Abstract: The present invention is to provide a double side adhesive tape having a first adhesive layer on the upper side of a carrier and a second adhesive layers on the first adhesive layer. The first adhesive layer of the double side adhesive tape touches the carrier. The second adhesive tape of the double side adhesive tape touches the active surfaces of semiconductor chips on the second adhesive tape. The first adhesive layer is separated from the second adhesive layer. The second adhesive layer remains on the active surfaces of the semiconductor chip. A first opening is formed to selectively expose the active surfaces of the semiconductor chip by patterning the second adhesive layer. A first conductive component filling the first opening is formed on the second adhesive layer.

Abstract translation: 本发明提供一种双面胶带，其在载体的上侧具有第一粘合剂层，在第一粘合剂层上提供第二粘合剂层。 双面胶带的第一粘合剂层接触载体。 双面胶带的第二胶带与第二胶带上的半导体芯片的有效表面相接触。 第一粘合剂层与第二粘合剂层分离。 第二粘合剂层保留在半导体芯片的有源表面上。 形成第一开口以通过图案化第二粘合剂层来选择性地暴露半导体芯片的有源表面。 填充第一开口的第一导电部件形成在第二粘合剂层上。

公开(公告)号：KR1020130065017A

公开(公告)日：2013-06-19

申请号：KR1020110131696

申请日：2011-12-09

Applicant: 삼성전자주식회사

Inventor： 박진우 ,  송호건 ,  이석현

IPC: H01L23/12 ,  H01L23/48

CPC classification number: H01L21/568 ,  H01L21/561 ,  H01L23/02 ,  H01L23/04 ,  H01L23/053 ,  H01L23/055 ,  H01L23/057 ,  H01L23/08 ,  H01L23/12 ,  H01L23/13 ,  H01L23/24 ,  H01L23/3128 ,  H01L23/34 ,  H01L23/4926 ,  H01L23/49575 ,  H01L23/5389 ,  H01L24/13 ,  H01L24/24 ,  H01L24/73 ,  H01L24/82 ,  H01L24/96 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/13022 ,  H01L2224/131 ,  H01L2224/24011 ,  H01L2224/24146 ,  H01L2224/32145 ,  H01L2224/73209 ,  H01L2224/73253 ,  H01L2224/73267 ,  H01L2224/82031 ,  H01L2224/82101 ,  H01L2224/96 ,  H01L2225/06524 ,  H01L2225/06548 ,  H01L2225/06562 ,  H01L2225/06568 ,  H01L2225/06586 ,  H01L2924/12042 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2224/82 ,  H01L2924/014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: PURPOSE: A method for fabricating a fan-out wafer level package and the package formed by the method are provided to stack semiconductor chips by using an accommodating part having a cavity, and to prevent the collapse of a semiconductor chip. CONSTITUTION: An accommodating part(CR) where a cavity(CV) is formed is prepared. A separation layer(IL) is formed in the upper surface of the accommodating part in a conformal manner. A first semiconductor chip(CP1) is arranged in the cavity. At least one second semiconductor chip(CP2) is arranged on the first semiconductor chip. A mold layer(MD) for covering the second semiconductor chip is formed. The separation layer is removed to isolate the accommodating part from the first semiconductor chip.

Abstract translation: 目的：通过使用具有空腔的容纳部件来提供用于制造扇出晶片级封装的方法和由该方法形成的封装以堆叠半导体芯片，并且防止半导体芯片的崩溃。 构成：准备形成空腔（CV）的容纳部（CR）。 分层（IL）以保形方式形成在容纳部分的上表面中。 第一半导体芯片（CP1）布置在空腔中。 至少一个第二半导体芯片（CP2）布置在第一半导体芯片上。 形成用于覆盖第二半导体芯片的模层（MD）。 去除分离层以将容纳部分与第一半导体芯片隔离。