公开(公告)号：KR102223019B1

公开(公告)日：2021-03-05

申请号：KR1020190127835A

申请日：2019-10-15

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  최재웅 ,  김관호 ,  막심

IPC: H01L29/749 ,  H01L21/02 ,  H01L21/28 ,  H01L29/267 ,  H01L29/87

CPC classification number: H01L29/749 ,  H01L21/0226 ,  H01L21/28194 ,  H01L21/31111 ,  H01L29/267 ,  H01L29/87

Abstract: 본 발명에 따른 다중 부성미분 전달전도 특성 소자는 기판 전도부; 상기 기판 전도부 상에 적층되어 형성된 게이트 절연층; 서로 상이한 문턱 전압을 가지며 상기 게이트 절연층 상에 수평방향으로 직렬로 연결되어 형성된 제1, 제2, 제3 반도체; 및 상기 제1 반도체와 상기 제3 반도체 양단에 형성되는 전극;을 포함하여, 하나의 소자 내에서 세 개 이상의 반도체 물질의 접합을 형성하여 여러 개의 피크 및 밸리 특성을 가져, 칩을 차지하는 부성미분 전달전도 소자의 면적이 크게 증가하지 않으면서 4개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현(예를 들면, 1개의 다중 부성미분 전달전도 소자에 1개의 트랜지스터를 연결하면 4진법 인버터 혹은 4진법 메모리를 구현)하는데 활용되어 칩을 저전력화, 소형화, 및 고속화시키는 효과가 있다.

公开(公告)号：KR102128956B1

公开(公告)日：2020-07-01

申请号：KR1020180148295

申请日：2018-11-27

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  최재웅 ,  김관호 ,  이성주 ,  임지혜 ,  막심

IPC: H01L45/00

公开(公告)号：KR102223019B1

公开(公告)日：2021-03-05

申请号：KR1020190127835

申请日：2019-10-15

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  최재웅 ,  김관호 ,  막심

IPC: H01L29/749 ,  H01L29/87 ,  H01L29/267 ,  H01L21/02 ,  H01L21/28

Abstract: 본발명에따른다중부성미분전달전도특성소자는기판전도부; 상기기판전도부상에적층되어형성된게이트절연층; 서로상이한문턱전압을가지며상기게이트절연층상에수평방향으로직렬로연결되어형성된제1, 제2, 제3 반도체; 및상기제1 반도체와상기제3 반도체양단에형성되는전극;을포함하여, 하나의소자내에서세 개이상의반도체물질의접합을형성하여여러개의피크및 밸리특성을가져, 칩을차지하는부성미분전달전도소자의면적이크게증가하지않으면서 4개이상의논리상태를표현할수 있는다진법논리회로를구현(예를들면, 1개의다중부성미분전달전도소자에 1개의트랜지스터를연결하면 4진법인버터혹은 4진법메모리를구현)하는데활용되어칩을저전력화, 소형화, 및고속화시키는효과가있다.