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公开(公告)号：KR101395161B1
公开(公告)日：2014-05-27
申请号：KR1020120024038
申请日：2012-03-08
Applicant: 소이텍
IPC: H01L27/12 , H01L21/8242 , H01L27/108
CPC classification number: H01L27/10894 , H01L21/76254 , H01L21/84 , H01L27/10861 , H01L27/1203 , H01L27/1207 , H01L29/66181
Abstract: 웨이퍼의 제조 방법이 개시된다. 본 웨이퍼의 제조 방법은, 반도체 기판 위에 도핑된 층을 제공하는 단계, 상기 도핑된 층 위에 제 1 반도체층을 제공하는 단계, 상기 제 1 반도체층 위에 매립된 산화물층을 제공하는 단계 및 상기 매립된 산화물층 위에 제 2 반도체층을 제공하는 단계를 포함한다.
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公开(公告)号：KR1020120104101A
公开(公告)日：2012-09-20
申请号：KR1020120024038
申请日：2012-03-08
Applicant: 소이텍
IPC: H01L27/12 , H01L21/8242 , H01L27/108
CPC classification number: H01L27/10894 , H01L21/76254 , H01L21/84 , H01L27/10861 , H01L27/1203 , H01L27/1207 , H01L29/66181
Abstract: PURPOSE: A wafer with an intrinsic semiconductor layer is provided to have enough high resistance in a lower side area between respective two contacts, by doping an upper side of a surface area of a first semiconductor layer. CONSTITUTION: A doped layer(6) is provided on a semiconductor substrate. A first semiconductor layer(7) is provided on the doped layer. A buried oxide layer(9) is provided on the first semiconductor layer. A second semiconductor layer is provided on the buried oxide layer. The doped layer and the first semiconductor layer are grown on the semiconductor substrate. The wafer connects the first semiconductor layer to the second semiconductor layer by the buried oxide layer.
Abstract translation: 目的：通过掺杂第一半导体层的表面积的上侧，提供具有本征半导体层的晶片以在相应的两个触点之间的下侧区域中具有足够的高电阻。 构成：在半导体衬底上提供掺杂层（6）。 在掺杂层上提供第一半导体层（7）。 掩埋氧化物层（9）设置在第一半导体层上。 在掩埋氧化物层上设置第二半导体层。 掺杂层和第一半导体层在半导体衬底上生长。 晶片通过埋入氧化物层将第一半导体层与第二半导体层连接。
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公开(公告)号：KR101806913B1
公开(公告)日：2017-12-08
申请号：KR1020130149155
申请日：2013-12-03
Applicant: 소이텍
IPC: H01L21/84 , H01L21/335 , H01L29/778
CPC classification number: H01L29/78681 , H01L21/76254 , H01L29/66742 , H01L29/78618 , H01L29/78684
Abstract: 본발명은하기단계를포함하는것을특징으로하는, Ⅲ/Ⅴ물질의반도체층 (3) 을포함하는절연체상 반도체구조 (10) 의형성방법에관한것이다: (a) 도너기판 (1) 상에이완된게르마늄층 (2) 를성장시키는단계; (b) 게르마늄층 (2) 상에Ⅲ/Ⅴ물질의하나이상의층 (3) 을성장시키는단계; (c) 이완된게르마늄층 (2) 내에분할면 (6) 을형성하는단계; (d) 도너기판 (1) 의분할된부분을지지기판 (4) 로이동시키는단계, 상기분할된부분은Ⅲ/Ⅴ물질의하나이상의층 (3) 을포함하는분할면 (6) 에서분할된도너기판 (1) 의부분임. 본발명은또한절연체상 Ⅲ/Ⅴ상의 Ge 구조, NFET 트랜지스터, NFET 트랜지스터의제조방법, PFET 트랜지스터, 및 PFET 트랜지스터의제조방법에관한것이다.
Abstract translation: 一种形成包括III / V族材料半导体层（3）的绝缘体 - 半导体结构（10）的方法，其特征在于它包括以下步骤：（a） 生长松弛的锗层（2）; （b）在所述锗层（2）上生长至少一个III / V材料层（3）; （c）在松弛锗层（2）中形成分隔表面（6）; （d）将所述供体衬底（1）的分离部分移动到支撑衬底（4），所述分离部分在包括至少一个III / III族层（3）的分离表面（6） 供体基底（1）的一部分。 本发明还涉及绝缘体相III / V上的Ge结构，NFET晶体管，制造NFET晶体管的方法，PFET晶体管以及制造PFET晶体管的方法。
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公开(公告)号：KR1020070097478A
公开(公告)日：2007-10-04
申请号：KR1020077015029
申请日：2005-02-24
Applicant: 소이텍
Inventor： 다발니콜라스
IPC: H01L21/3105 , H01L21/762
CPC classification number: H01L21/02255 , H01L21/02126 , H01L21/02164 , H01L21/02236 , H01L21/324
Abstract: The invention concerns a method for oxidizing a surface region of a SiGe layer, comprising an oxidizing thermal treatment of the SiGe layer for oxidizing said surface region, characterized in that it comprises two phases: A first phase of oxidizing thermal treatment, carried out directly on said SiGe layer, so as to obtain an oxidized region which is: thick enough for forming a capping oxide which can protect the underlying SiGe from pitting during the subsequent second phase, and thin enough for keeping the thickness of the oxidized surface region under a threshold thickness range, corresponding to the generation of dislocations within the SiGe layer, and a second phase of high temperature annealing in an inert atmosphere which is carried out on said SiGe layer after said first phase, said SiGe layer being capped with said oxidized region created during said first phase, said high temperature annealing allowing the diffusion of Ge from a Ge-enriched region into the underlying part of said SiGe layer.
Abstract translation: 本发明涉及一种用于氧化SiGe层的表面区域的方法，包括用于氧化所述表面区域的SiGe层的氧化热处理，其特征在于其包含两相：氧化热处理的第一阶段，直接在 所述SiGe层，以获得足够厚的氧化区域，以形成可在后续第二相期间保护下面的SiGe不发生点蚀的覆盖氧化物，并且足够薄以使氧化的表面区域的厚度保持在阈值以下 对应于SiGe层内的位错产生的厚度范围以及在所述第一相之后在所述SiGe层上进行的惰性气氛中的第二相高温退火，所述SiGe层被在 说第一阶段说，高温退火允许Ge从Ge富集区域扩散到下面的部分 说SiGe层。
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公开(公告)号：KR1020130138711A
公开(公告)日：2013-12-19
申请号：KR1020130149155
申请日：2013-12-03
Applicant: 소이텍
IPC: H01L21/84 , H01L21/335 , H01L29/778
CPC classification number: H01L29/78681 , H01L21/76254 , H01L29/66742 , H01L29/78618 , H01L29/78684
Abstract: The present invention relates to a method for forming a semiconductor-on-insulator (10) that includes a semiconductor layer (3) of a III/V material, the method comprising the steps of: (a) growing a relaxed germanium layer (2) on a donor substrate (1); (b) growing at least one layer (3) of the III/V material on the germanium layer (2); (c) forming a cleaving plane (6) in the relaxed germanium layer (2); (d) transferring a cleaved part of the donor substrate (1) to a support substrate (4), the cleaved part being part of the donor substrate (1) cleaved in the cleaving plane (6) that comprises the at least one layer (3) of the III/V material. The present invention also relates to a Ge on III/V-on-insulator structure, a NFET transistor, a method for manufacturing a NFET transistor, a PFET transistor, and a method for manufacturing a PFET transistor.
Abstract translation: 本发明涉及一种用于形成绝缘体上半导体（10）的方法，该方法包括III / V材料的半导体层（3），该方法包括以下步骤：（a）生长松弛的锗层 ）在供体衬底（1）上; （b）在锗层（2）上生长III / V材料的至少一层（3）; （c）在松弛的锗层（2）中形成裂开平面（6）; （d）将施主衬底（1）的切割部分转移到支撑衬底（4）上，所述切割部分是在所述裂开平面（6）中切割的所述施主衬底（1）的一部分，所述切割平面包括所述至少一层 3）III / V材料。 本发明还涉及绝缘体上的Ge / III / V结构，NFET晶体管，NFET晶体管的制造方法，PFET晶体管及其制造方法。
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Patent Agency Ranking
公开(公告)号：KR1020110066853A
公开(公告)日：2011-06-17
申请号：KR1020100118007
申请日：2010-11-25
Applicant: 소이텍
IPC: H01L27/12
CPC classification number: H01L21/76254 , H01L21/30604 , H01L21/76256
Abstract: PURPOSE: A method manufacturing of thin SOI devices is provided to prevent the diffusion of a buried oxide of a minute boron atom by forming a thin film intervention layer between an oxide layer, polycrystalline silicon film, polycrystalline silicon film, and a buried oxide layer. CONSTITUTION: A first etch stop layer(2) is formed on a donor substrate(1). A second etch stop layer(3) different from the first etch stop layer is formed on the first etch stop layer. A thin film silicone film(4) is formed on the second etch stop layer. A structure is welded in a target substrate(6). The donor substrate is separated with the splitting which is started in the first etch stop layer.
Abstract translation: 目的：通过在氧化物层，多晶硅膜，多晶硅膜和掩埋氧化物层之间形成薄膜干涉层来提供薄SOI器件的制造方法，以防止微小硼原子的掩埋氧化物的扩散。 构成：在施主衬底（1）上形成第一蚀刻停止层（2）。 在第一蚀刻停止层上形成与第一蚀刻停止层不同的第二蚀刻停止层（3）。 在第二蚀刻停止层上形成薄膜硅胶膜（4）。 将结构焊接在目标基板（6）中。 施主衬底用在第一蚀刻停止层中开始的分裂分离。
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公开(公告)号：KR1020110003522A
公开(公告)日：2011-01-12
申请号：KR1020107024928
申请日：2009-06-12
Applicant: 소이텍
CPC classification number: H01L21/76254 , H01L21/2007 , H01L21/76256
Abstract: 본 발명은 지지 기판 (1) 상에 게르마늄 층 (3)을 포함하는 구조를 제조하기 위한 프로세스로서, (a) 상기 지지 기판 (1), 실리콘 옥사이드층 (silicon oxide)(20) 및 상기 게르마늄 층 (3)을 포함하는 중간 구조 (10를 형성하는 단계로서, 상기 실리콘 옥사이드층 (20)은 상기 게르마늄 층 (3)과 직접 접촉하는 단계, 및 (b) 상기 중간 구조 (10)에 중성 분위기 또는 감소 분위기 (a neutral or reducing atmosphere)에서, 정의된 온도에서 정의된 시간 동안 열 처리를 하여, 상기 실리콘 옥사이드층 (20)으로부터 상기 게르마늄 층 (3)을 통해 적어도 일부의 산소를 확산시키는 단계를 포함하는 것을 특징으로 하는 프로세스와 관련된다.
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公开(公告)号：KR101416736B1
公开(公告)日：2014-07-09
申请号：KR1020120003750
申请日：2012-01-12
Applicant: 소이텍
CPC classification number: H01L29/78681 , H01L21/76254 , H01L29/66742 , H01L29/78618 , H01L29/78684
Abstract: 본 발명은 하기 단계를 포함하는 것을 특징으로 하는, Ⅲ/Ⅴ 물질의 반도체 층 (3) 을 포함하는 절연체 상 반도체 구조 (10) 의 형성 방법에 관한 것이다:
(a) 도너 기판 (1) 상에 이완된 게르마늄 층 (2) 를 성장시키는 단계;
(b) 게르마늄 층 (2) 상에 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 을 성장시키는 단계;
(c) 이완된 게르마늄 층 (2) 내에 분할면 (6) 을 형성하는 단계;
(d) 도너 기판 (1) 의 분할된 부분을 지지 기판 (4) 로 이동시키는 단계, 상기 분할된 부분은 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 을 포함하는 분할면 (6) 에서 분할된 도너 기판 (1) 의 부분임.
본 발명은 또한 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조, NFET 트랜지스터, NFET 트랜지스터의 제조 방법, PFET 트랜지스터, 및 PFET 트랜지스터의 제조 방법에 관한 것이다.-
公开(公告)号：KR1020120103437A
公开(公告)日：2012-09-19
申请号：KR1020120003750
申请日：2012-01-12
Applicant: 소이텍
CPC classification number: H01L29/78681 , H01L21/76254 , H01L29/66742 , H01L29/78618 , H01L29/78684
Abstract: PURPOSE: A method for forming a Ge(germanium) structure on III/V on an insulator is provided to include a lower approach resistance source and a drain contact by forming high-mobility channel transistor. CONSTITUTION: A relaxed Ge layer(2) is grown on a donor substrate. One or more layers(3) of a III/V substance are grown on the Ge layer. A division surface(6) is formed in the Ge layer. A divided part of the donor substrate is moved to a supporting substrate(4). The divided part is a part of the donor substrate divided form the division surface including one or more layers of the III/V substance.
Abstract translation: 目的：通过形成高迁移率沟道晶体管，提供在绝缘体上在III / V上形成Ge（锗）结构的方法，以包括下进场电阻源和漏极接触。 构成：在施主衬底上生长松弛的Ge层（2）。 在Ge层上生长III / V物质的一层或多层（3）。 在Ge层中形成分割面（6）。 供体衬底的分割部分移动到支撑衬底（4）。 分割部分是由包括一层或多层III / V物质的划分表面分割的施主衬底的一部分。
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公开(公告)号：KR101154916B1
公开(公告)日：2012-06-13
申请号：KR1020100118007
申请日：2010-11-25
Applicant: 소이텍
IPC: H01L27/12
CPC classification number: H01L21/76254 , H01L21/30604 , H01L21/76256
Abstract: 본 발명은 a)도너 기판(1) 상에 제 1 식각 정지층(2)을 형성하는 서브단계, b)상기 제 1 식각 정지층(2)의 물질과 상이한 물질의 제 2 식각 정지층(3)을 상기 제 1 식각 정지층(2) 상에 형성하는 서브단계, c)상기 제 2 식각 정지층(3) 상에 박막 실리콘 필름(4)을 형성하는 서브단계들에 의하여 구조물을 형성하는 단계, 상기 구조물을 타겟 기판(6)에 접합하는 단계 및 상기 제 1 식각 정지층(2) 내에서 시작되는 스플리팅(splitting)에 의하여 상기 도너 기판(1)을 분리하는 단계를 포함하는 방법에 관한 것이다.
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