公开(公告)号：KR100527436B1

公开(公告)日：2005-11-09

申请号：KR1020020045737

申请日：2002-08-02

Applicant: 아주대학교산학협력단

Inventor： 선우명훈 ,  오성근 ,  이정우 ,  조성문

IPC: H04L7/00

Abstract: 본 발명은 전치부호(미리 약정된 심볼)를 이용하여 다중 반송파 시스템의 프레임 동기를 맞추는 회로에 관한 것으로, 특히 누적 연산 구조를 사용하여 하드웨어의 크기를 줄이면서도 실시간 연산이 가능하고, 상호 상관값과 최소값의 연관성을 이용하여 하나의 버퍼를 사용하면서도 정확한 최소값과 프레임 동기를 획득하기 위한 회로 및 그 방법을 제공한다.

公开(公告)号：KR1020040050540A

公开(公告)日：2004-06-16

申请号：KR1020020078393

申请日：2002-12-10

Applicant: 삼성전자주식회사 ,  아주대학교산학협력단

Inventor： 선우명훈 ,  조성문 ,  강진용

IPC: G06F17/14

CPC classification number: G06F17/142

Abstract: PURPOSE: A circuit and a method for operating the FFT(Fast Fourier Transform) on a programmable processor are provided to reduce an operation cycle additionally generated in the programmable processor except a butterfly operation. CONSTITUTION: A program controller(110) generates an FFT start signal and controls the programmable processor. A program memory(120) stores an application program of the programmable processor. An FFT address generator(130) removes the cycle for generating a loop instruction and an address used for the FFT, and generates an offset address and an operation termination signal of the butterfly input data. An address generator(140) calculates the address of a data memory(160) by using the offset address generated from the FFT address generator. The data memory stores the data for the operation. A data processor(150) performs an arithmetic logic operation by using the data of the data memory. A flag register(170) generates an FFT operation signal.

Abstract translation: 目的：提供一种用于在可编程处理器上操作FFT（快速傅立叶变换）的电路和方法，以减少可编程处理器中除蝴蝶操作之外额外产生的操作周期。 构成：程序控制器（110）产生FFT起始信号并控制可编程处理器。 程序存储器（120）存储可编程处理器的应用程序。 FFT地址生成器（130）去除用于生成循环指令和用于FFT的地址的周期，并且生成蝶形输入数据的偏移地址和操作终止信号。 地址生成器（140）通过使用从FFT地址生成器生成的偏移地址来计算数据存储器（160）的地址。 数据存储器存储用于操作的数据。 数据处理器（150）通过使用数据存储器的数据执行算术逻辑运算。 标志寄存器（170）产生FFT运算信号。

公开(公告)号：KR1020040012251A

公开(公告)日：2004-02-11

申请号：KR1020020045737

申请日：2002-08-02

Applicant: 아주대학교산학협력단

Inventor： 선우명훈 ,  오성근 ,  이정우 ,  조성문

IPC: H04L7/00

Abstract: PURPOSE: A frame synchronization acquisition circuit by using the minimum value of inter correlation value of a precode and a method for acquiring the synchronization by using the circuit are provided to overcome the effect of noise by using the characteristics of precode with utilizing only one buffer. CONSTITUTION: A frame synchronization acquisition circuit by using the minimum value of inter correlation value of a precode includes a block(10) for measuring a minimum value, a block(20) for determining minimum value and maintaining it, and an initialization block(30). The block(10) measures the minimum value by comparing the data inputted thereto with the stored value. The block(20) outputs the frame synchronization time by determining and maintaining the minimum value with receiving the information transmitted from the block(10). And, the initialization block(30) initializes the coefficient values of the block(20).

Abstract translation: 目的：提供通过使用预编码器的相互相关值的最小值和通过使用该电路获取同步的方法的帧同步获取电路，以通过仅利用一个缓冲器来使用预编码的特性来克服噪声的影响。 构成：通过使用预编码器的相互相关值的最小值的帧同步获取电路包括用于测量最小值的块（10），用于确定最小值并保持的块（20）和初始化块（30 ）。 块（10）通过将输入的数据与存储的值进行比较来测量最小值。 块（20）通过接收从块（10）发送的信息来确定和维持最小值来输出帧同步时间。 并且，初始化块（30）初始化块（20）的系数值。

公开(公告)号：KR100492091B1

公开(公告)日：2005-06-01

申请号：KR1020020078393

申请日：2002-12-10

Applicant: 삼성전자주식회사 ,  아주대학교산학협력단

Inventor： 선우명훈 ,  조성문 ,  강진용

IPC: G06F17/14

CPC classification number: G06F17/142

Abstract: 본 발명은 주문형 반도체 기반의 시스템과 프로그래머블 프로세서의 장점을 수용하여 고속 통신 알고리즘의 실시간 처리가 가능하고 시스템의 설계 유연성을 확보하여 다양한 표준에 사용할 수 있는 프로세서에 관한 것으로, 특히 고속 데이터 전송을 위한 DMT (Discrete MultiTone), OFDM (Orthogonal Frequency Division Multiplexing) 모뎀의 핵심 기능부에 해당하는 고속 푸리에 변환을 연산하기 위한 프로그래머블 프로세서에서의 연산 회로 및 그 연산 방법을 제공한다.