公开(公告)号：WO2013065977A1

公开(公告)日：2013-05-10

申请号：PCT/KR2012/008575

申请日：2012-10-19

Applicant: 아주대학교산학협력단

Inventor： 선우명훈 ,  방호일

IPC: H04N7/32

CPC classification number: G06T9/00 ,  H04N19/105 ,  H04N19/119 ,  H04N19/154 ,  H04N19/176 ,  H04N19/436 ,  H04N19/56

Abstract: 움직임 추정 방법 및 움직임 추정 장치가 개시된다. 상기 움직임 추정 장치는 제 1 시작위치 정보 및 마스크 방식을 이용한 탐색위치 정보들이 저장되는 제 1 레지스터, 제 2 시작위치 정보 및 상기 제 2 시작위치로부터의 거리정보들이 저장되는 제 2 레지스터, 명령어를 수신하고, 상기 수신된 명령어에 따라 상기 제 1 레지스터의 정보들 또는 상기 제 2 레지스터의 정보들을 참조하여 쉬프트 인에이블신호, 선택신호 및 PEG 인에이블신호를 생성하는 제어부, 상기 쉬프트 인에이블신호에 응답하여 기준프레임의 탐색영역 내의 기준데이터를 쉬프트하여 출력하거나 상기 수신된 기준데이터를 그대로 출력하는 쉬프트부, 상기 선택신호에 응답하여 상기 쉬프트부의 출력 데이터 중 일부를 선택하여 출력하거나 전부를 출력하는 선택부, 현재프레임의 현재데이터를 수신하고, 상기 PEG 인에이블신호에 응답하여 상기 현재데이터와 상기 선택부의 출력 데이터를 병렬적으로 연산하는 복수의 PEG(Process Element Group)들을 포함하는 PE(Process Element) 어레이 및 상기 복수의 연산 결과들을 서로 비교하여 각각의 위치에서의 최적 연산값과 움직임벡터를 출력하는 비교부를 포함할 수 있다.

Abstract translation: 本发明涉及一种估计运动的方法和装置。 用于估计运动的装置可以包括：使用掩模方案存储第一起始位置信息和搜索位置信息的第一寄存器; 第二寄存器，用于从第二起始位置存储第二起始位置信息和距离信息; 控制器，根据接收到的命令，基于第一寄存器中的信息或第二寄存器中的信息，接收命令并产生移位使能信号，选择信号和处理单元组（PEG）使能信号 ; 移位单元，用于响应于所述移位使能信号而在参考帧的搜索区域中移位以输出参考数据，或者不改变地输出所接收的参考数据; 选择单元，用于选择输出从移位单元输出的数据的一部分，或者输出整个数据; 处理元件（PE）阵列，用于接收当前帧上的当前数据，并且包括用于与当前数据并行操作的多个PEG，并且响应于所述PEG使能信号从所述选择单元输出数据; 以及比较器，用于将多个操作结果彼此进行比较，并且在每个位置输出最佳操作值和运动矢量。

公开(公告)号：KR100557160B1

公开(公告)日：2006-03-03

申请号：KR1020030042357

申请日：2003-06-27

Applicant: 삼성전자주식회사 ,  아주대학교산학협력단

Inventor： 선우명훈

IPC: H04L27/00

Abstract: 본 발명은 OFDM(Orthogonal Frequency Division Multiplexing), DMT(Discrete MultiTone) 모뎀의 핵심 기능부에 해당하는 FFT(Fast Fourier Transform) 프로세서에 관한 것으로, 특히 상기 FFT 프로세서는 혼합-기수(Mixed-radix)에 다중 뱅크 메모리를 위한 인-프레이스(In-place) 알고리즘을 적용하여 순차적 입력과 출력을 동시에 수행함으로써 4개의 뱅크로 구성된 2N워드 메모리만으로 연속처리를 구현하여 고속 연산과 동시에 메모리 복잡도를 최소화한 FFT 프로세서를 제공한다.
FFT, OFDM, 기수, 혼합-기수

公开(公告)号：KR1020040002762A

公开(公告)日：2004-01-07

申请号：KR1020030042357

申请日：2003-06-27

Applicant: 삼성전자주식회사 ,  아주대학교산학협력단

Inventor： 선우명훈

IPC: H04L27/00

CPC classification number: H04L27/265 ,  G06F17/142 ,  H04L5/0007

Abstract: PURPOSE: A mixed-radix type modulation apparatus using FFT(Fast Fourier Transform) is provided to improve calculation performance as well as reduce device size. CONSTITUTION: A mixed-radix type modulation apparatus using FFT, is provided with an input/output interface(101) for carrying out an input and output process, a pair of N word memories(102,103) having four banks, and the first data switching part(104) for connecting the banks assigned to the input/output of each butterfly(105) with four inputs of a butterfly operational circuit to select a memory and perform in-place calculation for a FFT process . At this time, the butterfly is capable of carrying out the Radix-4 and Radix-2 supplied from the first data switching part by using one circuit. The mixed-radix type modulation apparatus using FFT further includes the second data switching part(106) and an address generating part.

Abstract translation: 目的：提供使用FFT（快速傅里叶变换）的混合式调制装置，以提高计算性能以及减小设备尺寸。 构成：使用FFT的混合式调制装置具有用于进行输入输出处理的输入输出接口（101），具有四个存储体的一对N字存储器（102,103）和第一数据转换 用于将分配给每个蝶形（105）的输入/输出的存储体与蝶形运算电路的四个输入连接以选择存储器并执行FFT处理的就地计算的部分（104）。 此时，蝴蝶能够通过使用一个电路来执行从第一数据交换部分提供的基数-4和数组2。 使用FFT的混合式调制装置还包括第二数据切换部（106）和地址生成部。

公开(公告)号：KR100492091B1

公开(公告)日：2005-06-01

申请号：KR1020020078393

申请日：2002-12-10

Applicant: 삼성전자주식회사 ,  아주대학교산학협력단

Inventor： 선우명훈 ,  조성문 ,  강진용

IPC: G06F17/14

CPC classification number: G06F17/142

Abstract: 본 발명은 주문형 반도체 기반의 시스템과 프로그래머블 프로세서의 장점을 수용하여 고속 통신 알고리즘의 실시간 처리가 가능하고 시스템의 설계 유연성을 확보하여 다양한 표준에 사용할 수 있는 프로세서에 관한 것으로, 특히 고속 데이터 전송을 위한 DMT (Discrete MultiTone), OFDM (Orthogonal Frequency Division Multiplexing) 모뎀의 핵심 기능부에 해당하는 고속 푸리에 변환을 연산하기 위한 프로그래머블 프로세서에서의 연산 회로 및 그 연산 방법을 제공한다.

公开(公告)号：KR1020060031077A

公开(公告)日：2006-04-12

申请号：KR1020040079961

申请日：2004-10-07

Applicant: 삼성전자주식회사 ,  아주대학교산학협력단

Inventor： 홍주형 ,  선우명훈

IPC: H04L27/01

CPC classification number: H04L25/03057 ,  H04L2025/0349

Abstract: 연선을 이용하는 이더넷 수신기의 디지털 신호 처리 장치가 개시된다. 본 발명의 실시예에 따른 디지털 신호 처리 장치는 결정 궤환 등화기, 제 1 합산기, 슬라이서, 제 2 합산기 및 BLW 보정기를 구비한다. 결정 궤환 등화기는 샘플링 데이터를 수신하고, 상기 샘플링 데이터가 전송 선로에서 감쇄된 주파수에 따른 레벨을 보상한다. 제 1 합산기는 상기 결정 궤환 등화기 출력과 베이스라인 완더(BaseLine Wander) 보정값을 합산한다. 슬라이서는 상기 제 1 합산기의 출력과 임계값을 비교하여 출력 데이터를 출력한다. 제 2 합산기는 상기 출력 데이터로부터 상기 샘플링 데이터를 지연시킨 지연 샘플링 데이터를 감산하여 베이스라인 완더 에러값을 발생한다. BLW 보정기는 상기 베이스라인 완더 에러값을 보정하여 상기 베이스 라인 완더 보정값을 출력한다. 본 발명에 따른 디지털 신호 처리 장치는 결정 궤환 등화기의 지연만큼 지연된 지연 샘플링 데이터와 슬라이서 출력 값을 사용하여 베이스라인 완더 에러값을 측정함으로써 결정 궤환 등화기와 BLW 보정기 사이의 상호 작용을 최소화 할 수 있는 장점이 있다.

公开(公告)号：KR1020040050540A

公开(公告)日：2004-06-16

申请号：KR1020020078393

申请日：2002-12-10

Applicant: 삼성전자주식회사 ,  아주대학교산학협력단

Inventor： 선우명훈 ,  조성문 ,  강진용

IPC: G06F17/14

CPC classification number: G06F17/142

Abstract: PURPOSE: A circuit and a method for operating the FFT(Fast Fourier Transform) on a programmable processor are provided to reduce an operation cycle additionally generated in the programmable processor except a butterfly operation. CONSTITUTION: A program controller(110) generates an FFT start signal and controls the programmable processor. A program memory(120) stores an application program of the programmable processor. An FFT address generator(130) removes the cycle for generating a loop instruction and an address used for the FFT, and generates an offset address and an operation termination signal of the butterfly input data. An address generator(140) calculates the address of a data memory(160) by using the offset address generated from the FFT address generator. The data memory stores the data for the operation. A data processor(150) performs an arithmetic logic operation by using the data of the data memory. A flag register(170) generates an FFT operation signal.

Abstract translation: 目的：提供一种用于在可编程处理器上操作FFT（快速傅立叶变换）的电路和方法，以减少可编程处理器中除蝴蝶操作之外额外产生的操作周期。 构成：程序控制器（110）产生FFT起始信号并控制可编程处理器。 程序存储器（120）存储可编程处理器的应用程序。 FFT地址生成器（130）去除用于生成循环指令和用于FFT的地址的周期，并且生成蝶形输入数据的偏移地址和操作终止信号。 地址生成器（140）通过使用从FFT地址生成器生成的偏移地址来计算数据存储器（160）的地址。 数据存储器存储用于操作的数据。 数据处理器（150）通过使用数据存储器的数据执行算术逻辑运算。 标志寄存器（170）产生FFT运算信号。

公开(公告)号：KR102055645B1

公开(公告)日：2020-01-22

申请号：KR1020180156777

申请日：2018-12-07

Applicant: 아주대학교산학협력단

Inventor： 선우명훈 ,  김태선

IPC: G06N3/08 ,  G06F17/15

公开(公告)号：KR1020130048017A

公开(公告)日：2013-05-09

申请号：KR1020110112897

申请日：2011-11-01

Applicant: 아주대학교산학협력단

Inventor： 선우명훈 ,  방호일

IPC: H04N19/43

CPC classification number: G06T9/00 ,  H04N19/105 ,  H04N19/119 ,  H04N19/154 ,  H04N19/176 ,  H04N19/436 ,  H04N19/56

Abstract: PURPOSE: A motion estimating method and a motion estimating device thereof are provided to efficiently perform an operation according to an exploration pattern by processing a plurality of blocks in parallel according to the exploration mode. CONSTITUTION: A control unit(250) generates a shift enable signal, a selection signal, and a PEG(Process Element Group) enable signal by referring to the information of the first and second registers(230,240) according to a received command. A shift unit(260) outputs or shifts the reference data in an exploration area of a reference frame or outputs the reference data. A selecting unit(270) selectively outputs a part of the output data of the shift unit or outputs the entire data. A PE(Process Element) array(280) calculates the output data and current data in response to the PEG enable signal. [Reference numerals] (210) Reference data buffer; (220) Current data buffer; (230) First register; (240) Second register; (250) Control unit; (260) Shift unit; (270) Selecting unit; (280) PE array; (290) Comparing unit

Abstract translation: 目的：提供一种运动估计方法及其运动估计装置，以根据探索模式并行处理多个块来有效地执行根据探测模式的操作。 构成：控制单元（250）根据接收到的命令参照第一和第二寄存器（230,240）的信息生成移位使能信号，选择信号和PEG（过程元件组）使能信号。 移位单元（260）输出或移动参考帧的探测区域中的参考数据或输出参考数据。 选择单元（270）选择性地输出移位单元的输出数据的一部分或输出整个数据。 PE（过程元件）阵列（280）响应于PEG使能信号计算输出数据和当前数据。 （附图标记）（210）参考数据缓冲器; （220）当前数据缓冲区; （230）首次登记; （240）第二个登记册; （250）控制单元; （260）换档单元; （270）选择单位; （280）PE阵列; （290）比较单位

公开(公告)号：KR1020110021157A

公开(公告)日：2011-03-04

申请号：KR1020090078783

申请日：2009-08-25

Applicant: 아주대학교산학협력단

Inventor： 선우명훈 ,  김성대

IPC: H04N19/137 ,  H04N19/51

CPC classification number: H04N19/137 ,  H04N19/124 ,  H04N19/91

Abstract: PURPOSE: A method for encoding/decoding data and an apparatus thereof are provided to compress additional sub-residual data by using residual data which are generated in advance. CONSTITUTION: The residual data corresponding to the difference between a current block and a prediction block are generated(S310). Residual transform coefficients are generated by converting and quantizing the residual data(S320). The block most similar to the residual conversion coefficient for the previous block among previous blocks is used to predict sub residual data(S350). The entropy encoding for the sub residual data is performed(S360).

Abstract translation: 目的：提供用于对数据进行编码/解码的方法及其装置，以通过使用预先生成的残差数据来压缩附加的子残差数据。 构成：生成与当前块与预测块的差分对应的残差数据（S310）。 通过转换和量化剩余数据来生成残差变换系数（S320）。 使用与先前块中的先前块的残差转换系数最相似的块来预测子残差数据（S350）。 执行子残差数据的熵编码（S360）。

公开(公告)号：KR100648178B1

公开(公告)日：2006-11-24

申请号：KR1020040034128

申请日：2004-05-14

Applicant: 아주대학교산학협력단

Inventor： 선우명훈 ,  정석현

IPC: H03M7/00

CPC classification number: G06F7/764 ,  H03M13/235 ,  H03M13/27 ,  H03M13/6362 ,  H03M13/6569

Abstract: 본 발명은 적은 하드웨어 복잡도를 가지면서 시프트와 모듈로-2 덧셈의 반복적인 연산과 비트 삽입 및 추출과 같은 단위 연산을 빠르게 수행함으로써 통신 시스템에 있어 이와 같은 단위연산과 연관된 동작의 속도를 향상시킬 수 있는 해주는 비트조작 연산회로 및 방법에 관한 것으로, 상기 비트조작 연산회로는 연산대상 데이터를 임시 저장하기 위한 레지스터 뱅크를 구비하는 프로그래머블 프로세서에서 시프트 및 모듈로-2 덧셈을 기반으로 한 데이터 부호화와 비트 추출 및 삽입을 수행하기에 적합한 것이다. 비트조작 연산회로에 있어서, 시프트 덧셈 어레이는 상기 연산대상 데이터를 받아들이고, 연산대상 데이터로부터 1 비트 내지 연산대상 데이터의 비트길이만큼 시프트된 복수의 시프트 데이터를 발생하여, 연산대상 데이터와 복수의 시프트 데이터 중 적어도 일부를 병렬로 모듈로-2 덧셈하고, 연산 결과를 레지스터 뱅크에 저장한다. 비트 추출/삽입기는 연산대상 데이터를 받아들이고, 연산대상 데이터에서 복수의 비트들을 추출하며 각 추출된 비트를 연산완료 데이터의 소정의 비트 위치에 삽입함으로써 상기 연산완료 데이터를 생성하여 레지스터 뱅크에 저장한다.
프로그래머블 프로세서, 비트조작 연산기 및 방법