公开(公告)号：KR102226079B1

公开(公告)日：2021-03-09

申请号：KR1020190177566A

申请日：2019-12-30

Applicant: 아주대학교산학협력단

Inventor： 김상완 ,  강석중 ,  안현호 ,  윤승현 ,  오정민

IPC: H01L29/739 ,  H01L29/10 ,  H01L29/66

CPC classification number: H01L29/7391 ,  H01L29/1029 ,  H01L29/66356

Abstract: 본 발명은 터널 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, 터널영역에 접하는 게이트 산화막과, 게이트 산화막 상부에 위치하는 게이트와, 상기 터널영역을 중심으로 양측면에 각각 배치되는 소스와 드레인을 포함하는 터널 전계효과 트랜지스터에 있어서, 상기 소스는 상기 터널영역과 이격된 기판의 영역에 소정 깊이로 매립되어 위치하는 소스 플러그와, 상기 소스 플러그에서 상기 터널영역에 접하도록 돌출된 다수의 소스 돌출부를 포함한다.

公开(公告)号：KR102099896B1

公开(公告)日：2020-04-13

申请号：KR1020180063433

申请日：2018-06-01

Applicant: 아주대학교산학협력단 ,  서강대학교산학협력단

Inventor： 김상완 ,  최우영

IPC: H01L29/66 ,  H01L29/06 ,  H01L29/739

公开(公告)号：KR101286707B1

公开(公告)日：2013-07-16

申请号：KR1020120052537

申请日：2012-05-17

Applicant: 서울대학교산학협력단 ,  서강대학교산학협력단

Inventor： 박병국 ,  김상완 ,  최우영

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7855 ,  H01L29/66931 ,  H01L29/7311 ,  H01L29/7376

Abstract: PURPOSE: A tunneling field effect transistor having the FINFET structure of an independent dual gate and a fabrication method thereof are provided to increase the driving current without the loss of a separate area by forming a vertical dual gate structure which is electrically separated from both sides of a semiconductor pin. CONSTITUTION: A semiconductor substrate (10) includes a semiconductor pin (14) at a constant height. A p+ region (62) and an n+ region (64) are formed at both sides of the semiconductor substrate. The semiconductor pin is formed between the p+ region and the n+ region. A first gate (52) is formed between one side of the semiconductor pin and the n+ region. A second gate (54) is formed between the other side of the semiconductor pin and the p+ region. The material of the first gate is different from that of the second gate.

Abstract translation: 目的：提供具有独立双栅极的FINFET结构的隧道场效应晶体管及其制造方法，以通过形成垂直双栅极结构来增加驱动电流而不损失单独的面积，所述垂直双栅极结构与 半导体引脚。 构成：半导体衬底（10）包括恒定高度的半导体管脚（14）。 在半导体衬底的两侧形成有p +区域（62）和n +区域（64）。 半导体管脚形成在p +区域和n +区域之间。 第一栅极（52）形成在半导体引脚的一侧和n +区之间。 第二栅极（54）形成在半导体管脚的另一侧和p +区域之间。 第一栅极的材料与第二栅极的材料不同。

公开(公告)号：KR101682420B1

公开(公告)日：2016-12-06

申请号：KR1020150088792

申请日：2015-06-23

Applicant: 서강대학교산학협력단

Inventor： 최우영 ,  김상완

IPC: H01L29/73 ,  H01L21/02 ,  H01L21/316 ,  H01L29/737

Abstract: 본발명은터널링전계효과트랜지스터에관한것으로, 선택적게르마늄응축과측벽공정을이용하여게르마늄과실리콘의이종접합이측벽게이트또는측벽절연막밑에위치하도록자기정렬된이종접합터널링전계효과트랜지스터의제조방법을제공한다.

公开(公告)号：KR102226079B1

公开(公告)日：2021-03-09

申请号：KR1020190177566

申请日：2019-12-30

Applicant: 아주대학교산학협력단

Inventor： 김상완 ,  강석중 ,  안현호 ,  윤승현 ,  오정민

IPC: H01L29/739 ,  H01L29/10 ,  H01L29/66

Abstract: 본발명은터널전계효과트랜지스터및 그제조방법에관한것으로, 터널영역에접하는게이트산화막과, 게이트산화막상부에위치하는게이트와, 상기터널영역을중심으로양측면에각각배치되는소스와드레인을포함하는터널전계효과트랜지스터에있어서, 상기소스는상기터널영역과이격된기판의영역에소정깊이로매립되어위치하는소스플러그와, 상기소스플러그에서상기터널영역에접하도록돌출된다수의소스돌출부를포함한다.

公开(公告)号：KR101881068B1

公开(公告)日：2018-07-23

申请号：KR1020170090488

申请日：2017-07-17

Applicant: 아주대학교산학협력단

Inventor： 김상완 ,  구화영 ,  이승현 ,  박정욱

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/66

CPC classification number: H01L29/7841 ,  H01L29/42324 ,  H01L29/66825

Abstract: 재구성가능한전계효과트랜지스터및 재구성가능한전계효과트랜지스터의제조방법에관한것으로, 본원의일 실시예에따른재구성가능한전계효과트랜지스터는함몰부가지는반도체기판, 상기반도체기판의상면에형성된소스및 드레인, 상기함몰부에형성되고, 인가되는전압에따라상기반도체기판의전위장벽을조절하는컨트롤게이트및 상기함몰부내의상기컨트롤게이트의상부에형성되고, 인가되는전압에따라상기소스및 드레인의전기적타입을결정하고, 상기소스및 드레인의쇼트키장벽을조절하는프로그램게이트를포함할수 있다.