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公开(公告)号：KR100622945B1
公开(公告)日：2006-09-19
申请号：KR1020040058555
申请日：2004-07-27
Applicant: 재단법인서울대학교산학협력재단 , 삼성전자주식회사
IPC: G06F9/38
CPC classification number: G06F8/4434
Abstract: 본 발명은 하나의 명령으로 메모리에 저장되어 있는 복수 개의 데이터들을 전달하는 방안을 제안한다. 이를 위해 각 영역별로 어드레스가 할당된 적어도 2개의 영역들로 구성된 메모리에서, 데이터들을 각 어드레스에 순차적으로 할당하고, 상기 어드레스 할당된 데이터들을 하나의 명령으로 전달하게 된다. 즉, 하나의 명령으로 구성하고 있는 데이터들을 전달하는 적어도 하나의 블록을 생성하고, 데이터를 상기 블록들 중 적어도 하나의 블록에 구성되도록 지시한다. 상기 블록을 구성하고 있는 데이터들을 상호 연결하고, 상기 블록들에 대해 동일한 데이터들을 상호 연결한 경로의 합들을 산출하고, 상기 연결한 경로의 합을 고려하여 상기 데이터들을 최소 경로로 연결한다. 상기 최소 경로를 이용하여 상기 데이터들을 어드레스별로 순차적으로 할당한다.
메모리, 레지스터, 어드레스, MLS-
公开(公告)号：KR1020080083417A
公开(公告)日：2008-09-18
申请号：KR1020070023922
申请日：2007-03-12
Applicant: 재단법인서울대학교산학협력재단
Abstract: A configuration cache with low power consumption and a reconfigurable processing system including the configuration cache are provided to apply context reuse to a configuration cache and a processing element array and drive a temporal cache and a spatial cache selectively according to context pipelining configuration and an environment in which the processing system is used to reduce power consumption without deteriorating performance. A reconfigurable processing system includes a register(174), a multiplexer(175), and a cache controller. The register outputs a context signal to a processing element(172). The multiplexer outputs one of the context signal fed back from the register and a context signal output from a cache element(155). The cache controller generates a signal for controlling output of the multiplexer. A reading operation of the cache element is not performed when the context signal fed back from the register is output.
Abstract translation: 提供具有低功耗的配置缓存和包括配置高速缓存的可重配置处理系统以将上下文重用应用于配置高速缓存和处理元件阵列，并根据上下文流水线配置和环境中的环境选择性地驱动时间高速缓存和空间高速缓存 该处理系统用于降低功耗而不降低性能。 可重构处理系统包括寄存器（174），多路复用器（175）和高速缓存控制器。 寄存器向处理元件（172）输出上下文信号。 复用器输出从寄存器反馈的上下文信号中的一个和从缓存元件（155）输出的上下文信号。 高速缓存控制器产生用于控制多路复用器输出的信号。 当从寄存器反馈的上下文信号被输出时，不执行缓存元件的读取操作。
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公开(公告)号：KR1020090010530A
公开(公告)日：2009-01-30
申请号：KR1020070073706
申请日：2007-07-23
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: G06F8/441 , G06F8/4434 , G06F9/3012
Abstract: A register allocation method for heterogeneous register architecture is provided to effectively reduce the size of a code for executing an application program in an embedded processor. A register class relation table about correlation of register classes is generated. The register class indicates a group of registers capable of being allocated to each node existing in an interference graph. According to the register class correlation shown in register class relation table, it is determined whether to merge copy-related nodes existing in the interference graph.
Abstract translation: 提供了用于异构寄存器架构的寄存器分配方法，以有效地减小用于在嵌入式处理器中执行应用程序的代码的大小。 生成关于寄存器类相关性的寄存器类关系表。 寄存器类表示能够分配给干扰图中存在的每个节点的一组寄存器。 根据寄存器类关系表中的寄存器类相关性，确定是否合并干涉图中存在的复制相关节点。
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公开(公告)号：KR100829167B1
公开(公告)日：2008-05-13
申请号：KR1020060111260
申请日：2006-11-10
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: G06F9/3838
Abstract: A method for reducing data dependence in software pipelining is provided to improve the performance of a pipelining loop of a DSP(Digital Signal Processor) and utilize resources of the DSP fully by reducing the data dependence in iterated pipelining. All routes is searched from a data dependence graph made for machine language of a target loop code and a priority route forming the longest route, which determines an execution time of the loop, is found from the searched routes(S200). An instruction having the shortest priority route is found as an instruction to reduce dependence by forming a replaceable instruction table for the priority routes and searching the priority route in reference to the replaceable instruction table(S204). Dependence relation is changed by replacing the found instruction to reduce the dependence with a replaceable instruction(S206). The dependence graph is reformed for the changed loop code and a routine is returned to a first stage(S208). The routine is terminated when the instruction to reduce the dependence is not found in the priority route.
Abstract translation: 提供了一种降低软件流水线数据依赖性的方法，以提高DSP（数字信号处理器）流水线回路的性能，并通过减少迭代流水线中的数据依赖来充分利用DSP的资源。 从搜索到的路线中找到从针对目标循环码的机器语言的数据依赖图形中搜索所有路线，并且从搜索到的路线中找到确定循环的执行时间的最长路线的优先路线（S200）。 发现具有最短优先级路由的指令作为通过为优先级路由形成可替换指令表并参考可替换指令表搜索优先级路由来减少依赖性的指令（S204）。 通过替换发现的指令来改变依赖关系，以通过替换指令减少依赖（S206）。 改变循环码的依赖图，并将例程返回到第一阶段（S208）。 当在优先级路由中找不到减少依赖性的指令时，程序终止。
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5.发明公开불규칙한 배열 접근 패턴을 갖는 애플리케이션을 대한소프트웨어에 의해 제어되는 캐시 메모리의 동적 데이터할당 방법 失效在软件控制的高速缓存存储器中使用非正式阵列访问模式应用的动态数据分配方法
公开(公告)号：KR1020090058232A
公开(公告)日：2009-06-09
申请号：KR1020070124917
申请日：2007-12-04
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: G06F12/0871 , G06F9/30047 , G06F12/0837 , G11B2020/1221
Abstract: A dynamic data allocation method of a cache memory controlled by software about an application having an irregular arrangement access pattern is provided to efficiently allocate a data array having an irregular access pattern of all kinds shown in an application used in a code field or a communication field to a scratch pad memory. An access track about array elements configuring an application is obtained through profiling. An access pattern is analyzed through the obtained access track(410). A reuse factor is calculated based on an access frequency of the array elements(420). Array elements having a reuse factor which is larger than a predetermined value are selected as a candidate array element. The candidate array elements are classified into clusters based on life similarity(450). The classified clusters are allocated to a cache memory(460).
Abstract translation: 提供了由具有不规则排列访问模式的应用软件控制的高速缓冲存储器的动态数据分配方法，以有效地分配在代码字段或通信字段中使用的应用中所示的各种不规则访问模式的数据阵列 到暂存器存储器。 通过分析获得关于配置应用程序的数组元素的访问轨迹。 通过获得的访问轨道（410）分析访问模式。 基于阵列元件（420）的访问频率来计算重用因子。 选择具有大于预定值的重用因子的阵列元素作为候选阵列元素。 候选阵列元素基于生命相似性被分类成簇（450）。 将分类的集群分配给高速缓冲存储器（460）。
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Patent Agency Ranking
公开(公告)号：KR1020060010004A
公开(公告)日：2006-02-02
申请号：KR1020040058555
申请日：2004-07-27
Applicant: 재단법인서울대학교산학협력재단 , 삼성전자주식회사
IPC: G06F9/38
CPC classification number: G06F8/4434
Abstract: 본 발명은 하나의 명령으로 메모리에 저장되어 있는 복수 개의 데이터들을 전달하는 방안을 제안한다. 이를 위해 각 영역별로 어드레스가 할당된 적어도 2개의 영역들로 구성된 메모리에서, 데이터들을 각 어드레스에 순차적으로 할당하고, 상기 어드레스 할당된 데이터들을 하나의 명령으로 전달하게 된다. 즉, 하나의 명령으로 구성하고 있는 데이터들을 전달하는 적어도 하나의 블록을 생성하고, 데이터를 상기 블록들 중 적어도 하나의 블록에 구성되도록 지시한다. 상기 블록을 구성하고 있는 데이터들을 상호 연결하고, 상기 블록들에 대해 동일한 데이터들을 상호 연결한 경로의 합들을 산출하고, 상기 연결한 경로의 합을 고려하여 상기 데이터들을 최소 경로로 연결한다. 상기 최소 경로를 이용하여 상기 데이터들을 어드레스별로 순차적으로 할당한다.
메모리, 레지스터, 어드레스, MLS-
公开(公告)号：KR100953986B1
公开(公告)日：2010-04-21
申请号：KR1020080083540
申请日：2008-08-26
Applicant: 재단법인서울대학교산학협력재단
Abstract: 본 발명은 우선순위 기반 실행을 이용한 캐시미스 대기시간 활용 방법 및 장치에 관한 것으로서, 그 우선순위 기반 실행을 이용한 캐시미스 대기시간 활용 방법은 프로그램을 컴파일하는 단계; 그 컴파일된 프로그램에서 우선순위가 높은 명령어와 우선순위가 낮은 명령어로 분류하는 단계; 우선순위가 높은 순서대로 명령어를 실행하는 단계; 및 캐시 미스가 발생되면, 캐시미스가 해결될 때 까지 그 우선순위가 낮은 명령어를 실행하는 단계를 포함함을 특징으로 한다.
본 발명에 의하면, 임베디드 프로세스에서 최소의 전력과 최소의 면적비용(area cost)으로 메모리 대기시간을 효율적으로 활용하여 시스템 성능을 향상시킬 수 있다.-
公开(公告)号：KR1020100024813A
公开(公告)日：2010-03-08
申请号：KR1020080083540
申请日：2008-08-26
Applicant: 재단법인서울대학교산학협력재단
Abstract: PURPOSE: A method for utilizing cache miss waiting time using priority-based execution and an apparatus thereof are provide to efficiently utilize memory waiting time in an embedded process using minimum electricity and minimum area cost. CONSTITUTION: A method for utilizing cache miss waiting time using priority-based execution comprises the following steps: processing(S300) a program compilation; classifying(S310) an instruction with high priority and the instruction with low priority in the compiled program; processing(S320) the instruction with high priority; processing(S330,S340) the instruction with low priority until cache miss solves when cache miss is generated; resuming(S350) execution of the instruction with high priority when the cache miss solves; completing(S360) instruction execution when there is no instruction.
Abstract translation: 目的：使用基于优先级执行的高速缓存未命中等待时间的方法及其装置提供了使用最小电力和最小面积成本在嵌入式处理中有效利用存储器等待时间。 构成：使用基于优先级的执行来使用缓存未命中等待时间的方法包括以下步骤：处理（S300）程序编译; 在编译程序中分类（S310）高优先级指令和低优先级指令; 处理（S320）高优先级的指令; 处理（S330，S340）低优先级的指令，直到产生高速缓存未命中时缓存未命中; 当高速缓存未命中解决时恢复（S350）执行高优先级的指令; 当没有指令时完成（S360）指令执行。
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9.发明授权불규칙한 배열 접근 패턴을 갖는 애플리케이션을 대한소프트웨어에 의해 제어되는 캐시 메모리의 동적 데이터할당 방법 失效在软件控制高速缓存中具有不规则数组访问模式的应用程序的动态数据分配方法
公开(公告)号：KR100938903B1
公开(公告)日：2010-01-27
申请号：KR1020070124917
申请日：2007-12-04
Applicant: 재단법인서울대학교산학협력재단
Abstract: 본 발명은 소프트웨어에 의해 제어되는 캐시 메모리의 데이터 레이아웃을 편성하는 방법에 관한 것으로서, 특히 불규칙한 데이터 접근 패턴을 갖는 애플리케이션이 실행되는 경우에도 실시간으로 효율적인 데이터 할당을 수행할 수 있는 스크래치 패드 메모리의 데이터 할당 방법에 관한 것이다.
본 발명의 일 실시 예에 따른 스크래치 패드 메모리의 데이터 할당 방법은, 불규칙한 메모리 접근 패턴을 갖는 애플리케이션에 대한 소프트웨어에 의해 제어되는 캐시 메모리의 동적 데이터 할당 방법에 있어서, 프로파일링을 통해 상기 애플리케이션을 구성하는 배열 요소들에 대한 접근 자취를 획득하고, 상기 획득된 접근 자취를 통해 접근 패턴을 분석하는 단계, 상기 배열 요소들의 접근 빈도를 바탕으로 재사용 인자를 산출하고, 상기 산출된 재사용 인자가 일정한 값 이상인 후보 배열 요소들을 선택하는 단계, 및 상기 후보 배열 요소들을 수명 유사성을 바탕으로 복수 개의 클러스터들로 분류하고, 상기 분류된 클러스터들을 상기 캐시 메모리에 할당하는 단계를 포함하는 것을 특징으로 한다.
스크래치 패드 메모리, 클러스터, 프로파일링, 메모리 할당-
公开(公告)号：KR100938902B1
公开(公告)日：2010-01-27
申请号：KR1020070124916
申请日：2007-12-04
Applicant: 재단법인서울대학교산학협력재단
IPC: G06F9/06
Abstract: 본 발명은 프로세서에서 소스 코드를 입력받아 목적 코드를 생성하는 방법에 관한 것으로서, 특히 이종 레지스터 아키텍처를 갖는 프로세서에서 목적 코드를 생성함에 있어서, 상기 아키텍처의 특성을 고려하여 명령어의 오퍼랜드가 저장될 위치를 명령어의 용도에 따라 분류되는 레지스터 클래스로 지정함으로써 불필요하게 생성되는 메모리 스필을 방지할 수 있는 코드 생성 방법에 관한 것이다.
본 발명에 따른 코드 생성 방법은, [n,∞] 모델 형태의 이종 레지스터 아키텍처를 갖는 프로세서에서 소스 코드를 입력받아 목적 코드를 생성하는 방법에 있어서, 추상적 구조 트리에서 노드의 계산 결과를 명령어의 용도에 따라 논리적으로 분류되는 레지스터 클래스에 저장하기 위해 필요한 비용을 나타내는 복수 개의 필드들을 포함하는 비용 리스트를 노드 전체에 대해 산출하는 단계, 및 상기 산출된 비용 리스트에 나타난 필드 비용을 바탕으로 상기 추상적 구조 트리를 구성하는 각각의 노드에 대응하는 명령어의 오퍼랜드가 저장될 레지스터 클래스를 상기 노드 전체에 대해 결정하는 단계를 포함하는 것을 특징으로 한다.
이종 레지스터 아키텍처, 추상적 구조 트리, 레지스터 클래스
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