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公开(公告)号：WO2014185599A1
公开(公告)日：2014-11-20
申请号：PCT/KR2013/008798
申请日：2013-10-02
Applicant: 전북대학교산학협력단 , 주식회사 시지트로닉스
CPC classification number: H03H7/01 , H01L27/0288 , H03H1/0007 , H03H2001/0064 , H03H2001/0085
Abstract: 본 발명에 따른 ESD-EMI 공통모드 반도체 필터 소자는, 필터 회로를 구현하는 반도체 필터 소자에 있어서, 기판과; 상기 기판상에 형성된 복수 개의 TVS 제너 다이오드 소자와; 상기 기판상에 상기 필터 회로의 복수 개의 TVS 제너 다이오드 소자에 대응하도록 마련된 복수 개의 PIN 다이오드와; 상기 복수 개의 TVS 제너 다이오드 소자 및 상기 복수 개의 PIN 다이오드를 금속 배선으로 연결하여 형성된 인덕터 수동 소자를 포함하되, 상기 인터덕 수동소자는 그라운드 소자에 접지된 구조를 갖고, 상기 금속 배선에 연결되는 복수의 입출력 단자 패드를 형성하여 상기 TVS 제너 다이오드 소자, 상기 PIN 다이오드 및 상기 인덕터 수동 소자로 구성된 다단 필터 중 선택적으로 필터에 구동 신호를 인가하는 점에 그 특징이 있다.
Abstract translation: 根据本发明的ESD-EMI共模半导体滤波器元件能够实现滤波器电路，并且包括：基板; 形成在所述基板的顶部上的多个TVS齐纳二极管元件; 多个PIN二极管，设置在所述衬底的顶部上并对应于所述滤波器电路中的所述多个齐纳二极管元件; 以及电感无源元件，其通过与金属布线连接多个TVS齐纳二极管元件和多个PIN二极管形成，其中所述电感器无源元件具有接地到接地元件的结构，并且选择性地将驱动信号施加到 通过形成连接到金属布线的多个输入/输出端子焊盘，从包括TVS齐纳二极管元件，PIN二极管和电感无源元件的多级滤波器中滤波。
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公开(公告)号：WO2014185737A1
公开(公告)日：2014-11-20
申请号：PCT/KR2014/004388
申请日：2014-05-16
Applicant: 전북대학교산학협력단
IPC: H01L21/20
CPC classification number: H01L21/0254 , H01L21/02458
Abstract: 본 발명의 이종 기판 제조 방법은, 베이스 기판의 상부에 인터 레이어를 성장하는 단계, 인터 레이어 상에 탑 레이어를 형성하는 단계, 탑 레이어 상에 저온의 버퍼 레이어를 성장하는 단계, 버퍼 레이어 상에 고온의 3족 질화계(Ⅲ-Nitride) 에피 레이어를 형성하는 단계, 및 에피 레이어 성장 시 인터 레이어가 유동성을 가지면서 베이스 기판과 접촉하는 인터 레이어 일부가 베이스 기판과 반응하여 베이스 기판과 상기 인터 레이어 사이에 인터 믹싱 레이어를 형성하는 단계를 포함한다. 이와 같은 본 발명에 따르면, 고온에서 에피 레이어를 성장하기 위해 온도를 올릴 때 인터 레이어가 유동성을 갖게 되고 이 부분이 베이스 기판과 인터 믹싱(inter mixing)되어 최종 성장되는 에피 레이어가 반도체 베이스 기판의 격자 상수에 영향을 받지 않는 대면적에 유리한 고품위의 특성을 갖게 한다.
Abstract translation: 根据本发明的用于制造异质衬底的方法包括以下步骤：在基底衬底的顶部上生长层间; 在层间顶部形成顶层; 在顶层的顶部生长具有低温的缓冲层; 在缓冲层的顶部上形成具有高温的III族氮化物外延层; 以及当所述层间生长所述外延层时，所述层间层与所述基底基板反应而与所述基底基板反应的部分与所述基底基板和所述层间层之间形成混合层。 根据本发明，当温度升高以在高温下生长外延层时，层间层获得灵活性，并且该部分与基底基板相互混合，从而提供最终的外延层的高质量特性 生长以不受半导体基底的晶格常数的影响，这对于大面积是有利的。
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公开(公告)号：KR101920809B1
公开(公告)日：2018-11-21
申请号：KR1020170108795
申请日：2017-08-28
Applicant: 전북대학교산학협력단 , 주식회사 시지트로닉스
IPC: H01L29/808 , H01L29/66
Abstract: 본발명은고온-고전압용정전류제어소자및 그제조방법에관한것으로, 에피층상에순차적층된채널층, 장벽층및 보호층과, 상기보호층, 장벽층, 채널층및 상기에피층의상부일부가식각된영역에위치하여상기에피층의이차원전자가스영역에저면이접촉되는제1오믹콘택과, 상기제1오믹콘택을중심으로링형의구조를가지며, 상기보호층과장벽층이식각되어노출되는상기채널층의상부에위치하는전류제어층과, 상기제1오믹콘택을중심으로링형의구조를가지며, 상기전류제어층의외측의채널층상부에위치하는제2오믹콘택과, 층간절연막에의해절연되며상기층간절연막의콘택홀을통해제1오믹콘택에접속되는애노드전극과, 상기층간절연막에의해절연되며상기전류제어층과제2오믹콘택을상호접속하는캐소드전극을포함할수 있다.
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公开(公告)号：KR101485908B1
公开(公告)日：2015-01-26
申请号：KR1020130055978
申请日：2013-05-16
Applicant: 전북대학교산학협력단 , 주식회사 시지트로닉스
IPC: H01L21/20
CPC classification number: H01L21/0254 , H01L21/02458
Abstract: 본 발명의 이종 기판 제조 방법은, 베이스 기판의 상부에 인터 레이어를 성장하는 단계, 인터 레이어 상에 탑 레이어를 형성하는 단계, 탑 레이어 상에 저온의 버퍼 레이어를 성장하는 단계, 버퍼 레이어 상에 고온의 3족 질화계(Ⅲ-Nitride) 에피 레이어를 형성하는 단계, 및 에피 레이어 성장 시 인터 레이어가 유동성을 가지면서 베이스 기판과 접촉하는 인터 레이어 일부가 베이스 기판과 반응하여 베이스 기판과 상기 인터 레이어 사이에 인터 믹싱 레이어를 형성하는 단계를 포함한다. 이와 같은 본 발명에 따르면, 고온에서 에피 레이어를 성장하기 위해 온도를 올릴 때 인터 레이어가 유동성을 갖게 되고 이 부분이 베이스 기판과 인터 믹싱(inter mixing)되어 최종 성장되는 에피 레이어가 반도체 베이스 기판의 격자 상수에 영향을 받지 않는 대면적에 유리한 고품위의 특성을 갖게 한다.
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公开(公告)号：KR1020110038368A
公开(公告)日：2011-04-14
申请号：KR1020090095629
申请日：2009-10-08
Applicant: 전북대학교산학협력단
IPC: H01L21/8238
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to reduce a gate resistance and a gate-source capacitance by adding metal to a gate. CONSTITUTION: An epitaxial layer(702) is formed on the upper side of a substrate. A dually diffused P-well(716,717) includes a p-well with low density and a p-well with high density. A junction thin film is on the upper side of the epitaxial layer with a multi structure through a selective epitaxial growth and is laminated on the source and drain sides. Source and drain electrodes are formed on the upper side of the junction thin film. A gate electrode of a self aligned multi structure is formed on the upper side of the substrate. A faraday shield surrounds the gate.
Abstract translation: 目的：提供半导体器件及其制造方法，通过向栅极添加金属来降低栅极电阻和栅极 - 源极电容。 构成：在衬底的上侧形成外延层（702）。 双重扩散的P阱（716,717）包括具有低密度的p阱和高密度的p阱。 结薄膜通过选择性外延生长位于具有多结构的外延层的上侧，并且层压在源极侧和漏极侧。 源极和漏极形成在结薄膜的上侧。 自对准多结构的栅电极形成在基板的上侧。 法拉第盾围绕着大门。
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Patent Agency Ranking
公开(公告)号：KR1020140135541A
公开(公告)日：2014-11-26
申请号：KR1020130055978
申请日：2013-05-16
Applicant: 전북대학교산학협력단 , 주식회사 시지트로닉스
IPC: H01L21/20
CPC classification number: H01L21/0254 , H01L21/02458
Abstract: 본 발명의 이종 기판 제조 방법은, 베이스 기판의 상부에 인터 레이어를 성장하는 단계, 인터 레이어 상에 탑 레이어를 형성하는 단계, 탑 레이어 상에 저온의 버퍼 레이어를 성장하는 단계, 버퍼 레이어 상에 고온의 3족 질화계(Ⅲ-Nitride) 에피 레이어를 형성하는 단계, 및 에피 레이어 성장 시 인터 레이어가 유동성을 가지면서 베이스 기판과 접촉하는 인터 레이어 일부가 베이스 기판과 반응하여 베이스 기판과 상기 인터 레이어 사이에 인터 믹싱 레이어를 형성하는 단계를 포함한다. 이와 같은 본 발명에 따르면, 고온에서 에피 레이어를 성장하기 위해 온도를 올릴 때 인터 레이어가 유동성을 갖게 되고 이 부분이 베이스 기판과 인터 믹싱(inter mixing)되어 최종 성장되는 에피 레이어가 반도체 베이스 기판의 격자 상수에 영향을 받지 않는 대면적에 유리한 고품위의 특성을 갖게 한다.
Abstract translation: 本发明的异质衬底制造方法包括在基底的上部生长中间层的步骤，在层间形成顶层的步骤，在顶层上生长低温缓冲层的步骤， 在缓冲层上形成高温III-氮化物外延层的步骤，以及在层间和基底衬底之间形成混合层的步骤，作为接触基底衬底的层的一部分与基底反应而中间层具有 当外延层生长时的灵活性。 根据本发明，当提高高温生长外延层的温度时，中间层具有柔性，然后将该部分与基底衬底混合，使得最终生长的外延层能够具有高等级特性，即 有利于不受半导体基底基板的晶格常数影响的大面积。
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公开(公告)号：KR1020140134938A
公开(公告)日：2014-11-25
申请号：KR1020130055007
申请日：2013-05-15
Applicant: 전북대학교산학협력단 , 주식회사 시지트로닉스
CPC classification number: H03H7/01 , H01L27/0288 , H03H1/0007 , H03H2001/0064 , H03H2001/0085
Abstract: 본 발명에 따른 ESD-EMI 공통모드 반도체 필터 소자는, 필터 회로를 구현하는 반도체 필터 소자에 있어서, 기판과; 상기 기판상에 형성된 복수 개의 TVS 제너 다이오드 소자와; 상기 기판상에 상기 필터 회로의 복수 개의 TVS 제너 다이오드 소자에 대응하도록 마련된 복수 개의 PIN 다이오드와; 상기 복수 개의 TVS 제너 다이오드 소자 및 상기 복수 개의 PIN 다이오드를 금속 배선으로 연결하여 형성된 인덕터 수동 소자를 포함하되, 상기 인터덕 수동소자는 그라운드 소자에 접지된 구조를 갖고, 상기 금속 배선에 연결되는 복수의 입출력 단자 패드를 형성하여 상기 TVS 제너 다이오드 소자, 상기 PIN 다이오드 및 상기 인덕터 수동 소자로 구성된 다단 필터 중 선택적으로 필터에 구동 신호를 인가하는 점에 그 특징이 있다.
본 발명에 따르면, 반도체 필터는 최소의 크기로 집적화하여 제작되며, EMI 필터링 및 ESD에 의한 칩 손상을 방지할 수 있다.Abstract translation: 根据本发明，提供用于实现滤波器电路的ESD-EMI共模半导体滤波器装置包括：基板; 在基板上形成多个TVS齐纳二极管器件; 布置在衬底上以对应于滤波器电路的TVS齐纳二极管器件的多个PIN二极管; 以及通过金属线连接TVS齐纳二极管器件和PIN二极管而形成的电感器无源器件。 该电感器无源器件具有用接地器件接地的结构，并且形成连接到金属线路的多个输入/输出端子焊盘，以选择性地将驱动信号提供给包括TVS齐纳二极管器件，PIN二极管和 电感无源器件。 根据本发明，制造半导体滤波器以最小尺寸集成，并且可以防止由EMI滤波和ESD引起的芯片损坏。
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公开(公告)号：KR101373403B1
公开(公告)日：2014-03-13
申请号：KR1020120013162
申请日：2012-02-09
Applicant: 전북대학교산학협력단 , 주식회사 시지트로닉스
IPC: H01L21/20
Abstract: 본 발명의 실리콘 기판상에 질화계 에피층이 성장된 반도체 기판은, 상기 실리콘 기판상에 고농도 불순물을 주입한 실리콘저메니움계 물질로 형성된 실리콘저메니움(SiGe) 에피층과; 상기 실리콘저메니움(SiGe) 에피층상에 3족 질화계 물질로 형성된 질화계 에피층을 포함하는 점에 그 특징이 있다.
본 발명에 따르면, 3족 질화계 에피층을 실리콘 기판에 고농도로 도핑된 실리콘저메니움계 인터레이터층을 통해 직접함으로써 우수한 열전도 특성을 제공하여 고전력에서 열적 안정성을 제공하고, 대면적으로 생산성을 높이며, 실리콘 기반의 고성능 소자와 집적화하여 새로운 소자를 제조할 수 있도록 제공할 수 있다.-
公开(公告)号：KR101148279B1
公开(公告)日：2012-05-21
申请号：KR1020090095629
申请日：2009-10-08
Applicant: 전북대학교산학협력단
IPC: H01L21/8238
Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 자기정렬된 다단구조의 게이트, 상기 게이트와 일부가 겹치는 패러데이 실드, 선택적 에피성장을 통해 다층구조로 형성되어 소스측과 드레인측에 적층되는 접합박막 및 저농도의 p-well과 고농도의 p-well을 구비하는 이중확산된 p-well을 포함하여 이루어지는 것으로서, 이러한 구조를 통하여 성능이 우수한 반도체 소자를 손쉬운 방법으로 제조할 수 있다.
반도체, T형 게이트, 이중확산된 p-well, 패러데이 실드-
公开(公告)号：KR101495736B1
公开(公告)日：2015-02-25
申请号：KR1020130055007
申请日：2013-05-15
Applicant: 전북대학교산학협력단 , 주식회사 시지트로닉스
CPC classification number: H03H7/01 , H01L27/0288 , H03H1/0007 , H03H2001/0064 , H03H2001/0085
Abstract: 본 발명에 따른 ESD-EMI 공통모드 반도체 필터 소자는, 필터 회로를 구현하는 반도체 필터 소자에 있어서, 기판과; 상기 기판상에 형성된 복수 개의 TVS 제너 다이오드 소자와; 상기 기판상에 상기 필터 회로의 복수 개의 TVS 제너 다이오드 소자에 대응하도록 마련된 복수 개의 PIN 다이오드와; 상기 복수 개의 TVS 제너 다이오드 소자 및 상기 복수 개의 PIN 다이오드를 금속 배선으로 연결하여 형성된 인덕터 수동 소자를 포함하되, 상기 인터덕 수동소자는 그라운드 소자에 접지된 구조를 갖고, 상기 금속 배선에 연결되는 복수의 입출력 단자 패드를 형성하여 상기 TVS 제너 다이오드 소자, 상기 PIN 다이오드 및 상기 인덕터 수동 소자로 구성된 다단 필터 중 선택적으로 필터에 구동 신호를 인가하는 점에 그 특징이 있다.
본 발명에 따르면, 반도체 필터는 최소의 크기로 집적화하여 제작되며, EMI 필터링 및 ESD에 의한 칩 손상을 방지할 수 있다.
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