公开(公告)号：KR1020040080520A

公开(公告)日：2004-09-20

申请号：KR1020030015336

申请日：2003-03-12

Applicant: 전자부품연구원 ,  (주)자람테크놀로지

Inventor： 조경연 ,  이승은 ,  최종찬 ,  백준현 ,  박성훈 ,  이지현

IPC: G06F9/38

Abstract: PURPOSE: A DSP(Digital Signal Processor) for processing an instruction in parallel and a processing method thereof are provided to offer a DSP architecture applicable to a high performance signal processing system by receiving a super-scalar architecture and a VLIW(Very Long Instruction Word) architecture. CONSTITUTION: A number of the next instructions executable at the same time is calculated. One maximum value is selected from the calculated numbers. The instructions matched with the selected value are made to a group. If all instructions are grouped, the instructions in each group are rearranged by an operation block executing the instruction and a tag value is assigned to each instruction.

Abstract translation: 目的：提供一种用于并行处理指令的DSP（数字信号处理器）及其处理方法，以通过接收超标量架构和VLIW（超长指令字）来提供适用于高性能信号处理系统的DSP架构 ）架构。 构成：计算可同时执行的下一个指令的数量。 从计算出的数字中选出一个最大值。 将与选定值匹配的指令作为组。 如果所有指令都分组，则每个组中的指令由执行指令的操作块重新排列，并且将标签值分配给每个指令。

公开(公告)号：KR100516214B1

公开(公告)日：2005-09-23

申请号：KR1020030015336

申请日：2003-03-12

Applicant: 전자부품연구원 ,  (주)자람테크놀로지

Inventor： 조경연 ,  이승은 ,  최종찬 ,  백준현 ,  박성훈 ,  이지현

IPC: G06F9/38

Abstract: 본 발명은 명령어 병렬처리를 위한 디지털 신호처리기 및 그 처리방법에 관한 것으로, 특히 슈퍼스칼라(Superscalar) 구조와 VLIW(Very Long Instruction Word) 구조의 장점을 수용한 고성능 신호처리 시스템에 적용 가능한 디지털 신호처리기(Digital Signal Processor, 이하 DSP)에 관한 것이다.
본 발명의 명령어 병렬처리를 위한 디지털 신호처리기 및 그 처리방법은 동시에 수행 가능한 다음 명령어들의 수(M)를 계산하는 제1단계, 제1단계에서 계산한 M중에서 최대값 하나를 선택하는 제2단계, 제2단계에서 선택한 값에 대응하는 명령어들을 그룹으로 만드는 제3단계, 모든 명령어들이 그룹으로 만들어졌다면 제5단계를 수행하고, 그렇지 않으면 제1단계를 수행하는 제4단계, 각각의 그룹에 있는 명령어 들을 해당 명령어를 수행할 연산 블록에 따라 재배치하고, 태그(Tag)값을 할당하는 제5단계로 하는 처리로 알고리즘이 수행됨에 기술적 특징이 있다.
따라서, 본 발명의 명령어 병렬처리를 위한 디지털 신호처리기 및 그 처리방법은 슈퍼스칼라 구조와 VLIW 구조의 장점을 수용한 고성능 신호처리 시스템에 적용이 가능한 DSP 구조를 제공하는데, 간단한 플래그(Flag)를 이용하여 무연산(No OPeration) 명령을 DSP가 생성하도록 함으로써 프로그램 사이즈를 줄이고, 병렬로 처리할 수 있는 명령어들을 소프트웨어(컴파일러, 어셈블러)가 구성하도록 함으로써 DSP 구조를 간단하게 할 수 있는 장점이 있다.

公开(公告)号：KR100599539B1

公开(公告)日：2006-07-13

申请号：KR1020040116705

申请日：2004-12-30

Applicant: 전자부품연구원

Inventor： 최종찬 ,  이승은 ,  정용무 ,  신대교

IPC: G06F13/12

Abstract: 본 발명은 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서로서, 특정 태스크 수행을 빠르게 처리하기 위한 태스크 엔진과, 상기 태스크 엔진과 상기 디지털 신호 프로세서의 시스템 버스와의 데이터 통신을 중개하는 SRR(software routing register)과, 상기 태스크 엔진에 대해서 데이터 경로에 대한 연산을 제공하는 데이터 경로부와, 상기 디지털 신호 프로세서 내부의 로직을 제어하는 DSP 제어부와, 중앙 처리 기능을 수행하는 DSP 코어와, 상기 시스템 버스를 통하여 상기 DSP 코어와 상기 DSP 제어부에 데이터를 입출력하는 공유 메모리와, 상기 시스템 버스를 통하여 상기 태스크 엔진과의 데이터 입출력을 수행하는 메모리 뱅크를 포함하는 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서에 관한 것이다.
본 발명에 따르면, 종래의 DSP 구조가 전체적으로 인스트럭션 세트와 연계된 아키텍쳐로 구성되어 있어서 MAC 변형이나 다른 기능의 추가에 한계가 있던 문제점을 개선하여 태스크 엔진을 DSP 내의 MAC 연산부와 연계 구현하여 DSP의 성능을 높이면서 태스크 엔진의 파라미터 설정이 가능하도록 하여 재구성가능한 기능을 가진다.
DSP, 태스크 엔진, SRR(software routing register), RISC, 데이터 경로, 재구성가능(reconfigurable), PCMCIA 카드, 커넥터, RFU

公开(公告)号：KR1020150046949A

公开(公告)日：2015-05-04

申请号：KR1020130126575

申请日：2013-10-23

Applicant: 전자부품연구원 ,  서울과학기술대학교 산학협력단

Inventor： 정혜동 ,  이승은

IPC: G06Q40/04

CPC classification number: G06Q40/04

Abstract: 본발명은금융상품이기설정된매매조건을만족할경우자동으로금융상품의매매가수행되도록하는금융상품자동매매시스템및 방법에관한것으로서, 컴퓨터시스템의메인프로세서가아닌별도의하드웨어를사용하는자동주문가속기또는네트워크카드상에탑재된자동주문가속기를이용하여네트워크카드를통해입출력되는정보를수집하고신속하게금융상품의자동매매를수행하는금융상품자동매매시스템을제공한다.

Abstract translation: 本发明涉及一种金融产品自动交易系统，用于在金融产品满足预定交易条款时自动执行金融产品交易及其方法。 根据本发明，金融产品自动交易系统通过使用网卡上的自动订购加速器或使用额外的硬件而不是计算机系统的主处理器的自动订购加速器来收集通过网卡输入和输出的信息 并快速执行自动金融产品交易。

公开(公告)号：KR1020060078038A

公开(公告)日：2006-07-05

申请号：KR1020040116706

申请日：2004-12-30

Applicant: 전자부품연구원

Inventor： 최종찬 ,  이승은

IPC: G06F13/00 ,  G06F9/00 ,  G06F13/10

Abstract: 본 발명은 디지털 신호 프로세서의 기능을 연산기, 비트 연산기, 승산기, 태스크 엔진 또는 레지스터 파일 등으로 구분하여 각각의 기능을 별도의 모듈형 디지털 신호 프로세서 블록으로 구현한 모듈형 디지털 신호 프로세서 블록으로서, 상기 모듈형 디지털 신호 프로세서 블록을 주처리장치(CPU)의 버스에 연결하여 데이터 송수신 인터페이스를 수행하는 버스 랙과, 상기 모듈형 디지털 신호 프로세서 블록에서 구현하고 있는 기능에 종속적인 인스트럭션 세트로 구성된 마이크로프로그램을 저장하는 마이크로프로그램 모듈과, 상기 마이크로프로그램 내의 상기 인스트럭션 세트를 마이크로코드 제어 신호로 변환하는 마이크로코드 모듈과, 상기 마이크로코드 모듈의 마이크로코드 제어 신호에 의해 디지털 연산을 수행하는 연산 모듈과, 상기 연산 모듈에서 생성되는 데이터의 저장이나 이동을 위해 상기 데이터를 임시적으로 저장하는 레지스터 파일을 포함하는 모듈형 디지털 신호 프로세서 블록에 관한 것이다.
본 발명에 따르면, 종래의 DSP 구조가 범용 DSP로 설계되어서 어떠한 구조로 설계되던지 간에 다양한 인스트럭션 세트를 기반으로 동작하도록 구성됨으로써 시스템-온-칩(SoC)에 내장하는 경우 비효율적인 단점을 개선하여 DSP를 기능 블록으로 구분하고 인스트럭션 세트를 각 기능블록에 종속적인 마이크로코드 체계로 설계하여 각 기능블록이 독립적으로 운용될 수 있도록 설계하고 이러한 기능 블록을 기존의 DSP 데이터 버스 등에 연계하도록 구성함으로써 SoC 내장에 적합하고 프로세 서 전체의 성능을 효율적으로 향상시키며 소프트웨어/하드웨어 혼합 설계를 간편하게 한다.
마이크로코드, 마이크로프로그램, 모듈형 디지털 신호 처리 프로세서, 인스트럭션 세트, SoC, DSP

公开(公告)号：KR1020060078037A

公开(公告)日：2006-07-05

申请号：KR1020040116705

申请日：2004-12-30

Applicant: 전자부품연구원

Inventor： 최종찬 ,  이승은 ,  정용무 ,  신대교

IPC: G06F13/12

Abstract: 본 발명은 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서로서, 특정 태스크 수행을 빠르게 처리하기 위한 태스크 엔진과, 상기 태스크 엔진과 상기 디지털 신호 프로세서의 시스템 버스와의 데이터 통신을 중개하는 SRR(software routing register)과, 상기 태스크 엔진에 대해서 데이터 경로에 대한 연산을 제공하는 데이터 경로부와, 상기 디지털 신호 프로세서 내부의 로직을 제어하는 DSP 제어부와, 중앙 처리 기능을 수행하는 DSP 코어와, 상기 시스템 버스를 통하여 상기 DSP 코어와 상기 DSP 제어부에 데이터를 입출력하는 공유 메모리와, 상기 시스템 버스를 통하여 상기 태스크 엔진과의 데이터 입출력을 수행하는 메모리 뱅크를 포함하는 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서에 관한 것이다.
본 발명에 따르면, 종래의 DSP 구조가 전체적으로 인스트럭션 세트와 연계된 아키텍쳐로 구성되어 있어서 MAC 변형이나 다른 기능의 추가에 한계가 있던 문제점을 개선하여 태스크 엔진을 DSP 내의 MAC 연산부와 연계 구현하여 DSP의 성능을 높이면서 태스크 엔진의 파라미터 설정이 가능하도록 하여 재구성가능한 기능을 가진다.
DSP, 태스크 엔진, SRR(software routing register), RISC, 데이터 경로, 재구성가능(reconfigurable), PCMCIA 카드, 커넥터, RFU

Abstract translation: 本发明涉及一种数字信号处理器，可在任务引擎基于重建，SRR（软件路由寄存器），其介导数据通信与所述任务引擎的系统总线和任务引擎和所述数字信号处理器，用于快速处理，以执行特定任务 用于控制数字信号处理器中的逻辑的DSP控制器，用于执行中央处理功能的DSP内核以及用于通过系统总线控制DSP内核的存储器控​​制器， DSP内核，用于向DSP控制器输入和输出数据的共享存储器，以及用于通过系统总线向任务引擎输入和输出数据的存储体。

公开(公告)号：KR1020040080523A

公开(公告)日：2004-09-20

申请号：KR1020030015343

申请日：2003-03-12

Applicant: 전자부품연구원

Inventor： 조경연 ,  이승은 ,  오원석 ,  최종찬

IPC: G06F7/50

Abstract: PURPOSE: An efficient modular adder and an operating method thereof are provided to perform a modular adding operation fast by suggesting a modular adder circuit applicable to a DSP(Digital Signal Processor) or inserted into other system as an independent block. CONSTITUTION: If input values are inputted, the first adder block adds the inputted values. A control block makes the first multiplexer block output the output from the first adder block or a register block as sum. A calculator k block finds out the k by using an equation. A cal.m(k) block finds out the m(k) by using the equation. A cal.m(k-1) block finds out the m(k-1) by using the equation. The second adder block adds the output of the first multiplexer block and the cal.m(k) block. The third add block adds the output of the first multiplexer block and the cal.m(K-1) block. The fourth adder block adds the output of the second/third adder block. The second multiplexer block outputs/sends the output of the second/third adder block as the (x+y)mod(m) to the register block. A select-result block informs the modular operation completion of a signal processing system.

Abstract translation: 目的：提供一种高效的模数加法器及其操作方法，通过建议可应用于DSP（数字信号处理器）或插入其他系统的模块加法器电路作为独立块来快速执行模块化加法运算。 构成：如果输入输入值，第一个加法器块将输入的值相加。 控制块使得第一多路复用器块将来自第一加法器块或寄存器块的输出作为和。 计算器k块通过使用等式找出k。 cal.m（k）块通过使用等式来求出m（k）。 calm（k-1）块通过使用等式找出m（k-1）。 第二加法器块将第一多路复用器块和cal.m（k）块的输出相加。 第三个添加块将第一个多路复用器块和cal.m（K-1）块的输出相加。 第四加法器块将第二/第三加法器块的输出相加。 第二多路复用器块将第二/第三加法器块的输出作为（x + y）mod（m）输出/发送到寄存器块。 选择结果块通知信号处理系统的模块化操作完成。

公开(公告)号：KR1020040044766A

公开(公告)日：2004-05-31

申请号：KR1020020072939

申请日：2002-11-22

Applicant: 전자부품연구원

Inventor： 오원석 ,  이승은 ,  최종찬

IPC: H01G5/38

CPC classification number: H01G5/38

Abstract: PURPOSE: A variable capacitor array module is provided to improve an operation of a capacitor bank by adding switches to unit capacitor cells of an array module capacitor. CONSTITUTION: A variable capacitor array module includes a column/row decoder, a capacitor array module, and a serial/parallel connection selector. The column/row decoder(100) is used for selecting a column and a row of a variable capacitor module. The capacitor array module(200) is formed with unit capacitor cells of nxn number. The serial/parallel connection selector(300) is used for connecting serially or in parallel the unit capacitors selected from the unit capacitor cells of nxn number.

Abstract translation: 目的：提供可变电容器阵列模块，通过向阵列模块电容器的单位电容器单元添加开关来改善电容器组的操作。 构成：可变电容器阵列模块包括列/行解码器，电容器阵列模块和串行/并行连接选择器。 列/行解码器（100）用于选择可变电容器模块的列和行。 电容器阵列模块（200）由n×n个数的单位电容器单元形成。 串行/并行连接选择器（300）用于串联或并联连接从nxn个数的单位电容器单元中选择的单位电容。

公开(公告)号：KR100821918B1

公开(公告)日：2008-04-16

申请号：KR1020050045063

申请日：2005-05-27

Applicant: 전자부품연구원

Inventor： 이승은 ,  정용무 ,  최종찬

IPC: G06F7/00

CPC classification number: G06F7/57

Abstract: 본 발명은 데이터 경로의 재구성이 가능한 디지털 신호 처리기에 관한 것으로서, 단위 연산을 수행하는 복수개의 산술 논리 유닛과; 상기 각 산술 논리 유닛에 대하여 하나의 명령어 워드에 포함된 다수개의 입력 데이터 및 상기 복수개의 산술 논리 유닛의 출력 데이터 중에서 당해 산술 논리 유닛에 입력되는 데이터를 선택하는 한 쌍의 입력 멀티플렉서와; 상기 복수개의 산술 논리 유닛의 출력 데이터 중에서 하나를 선택하여 출력하는 출력 멀티플렉서와; 상기 출력 멀티플렉서 및 상기 입력 멀티플렉서의 데이터 선택을 제어하는 재구성 제어 유닛을 포함한다. 본 발명에 따르면, 데이터 경로에 포함된 각각의 로직 유닛(산술 논리 유닛)을 명령어의 필요에 따라 실시간으로 재구성함으로써, DSP에 유연성을 부여함과 동시에 그 성능을 향상 시킬 수 있다. 이에 따라, 특정 용도의 연산 처리에 필요한 데이터 경로를 실시간 재구성할 수 있기 때문에, 고성능의 신호 처리기 구현에 사용될 수 있다.
디지털 신호 처리기, DSP, 데이터 경로, Data Path, 멀티플렉서, 명령어

公开(公告)号：KR100737802B1

公开(公告)日：2007-07-10

申请号：KR1020040116706

申请日：2004-12-30

Applicant: 전자부품연구원

Inventor： 최종찬 ,  이승은

IPC: G06F13/00 ,  G06F9/00 ,  G06F13/10

Abstract: 본 발명은 디지털 신호 프로세서의 기능을 연산기, 비트 연산기, 승산기, 태스크 엔진 또는 레지스터 파일 등으로 구분하여 각각의 기능을 별도의 모듈형 디지털 신호 프로세서 블록으로 구현한 모듈형 디지털 신호 프로세서 블록으로서, 상기 모듈형 디지털 신호 프로세서 블록을 주처리장치(CPU)의 버스에 연결하여 데이터 송수신 인터페이스를 수행하는 버스 랙과, 상기 모듈형 디지털 신호 프로세서 블록에서 구현하고 있는 기능에 종속적인 인스트럭션 세트로 구성된 마이크로프로그램을 저장하는 마이크로프로그램 모듈과, 상기 마이크로프로그램 내의 상기 인스트럭션 세트를 마이크로코드 제어 신호로 변환하는 마이크로코드 모듈과, 상기 마이크로코드 모듈의 마이크로코드 제어 신호에 의해 디지털 연산을 수행하는 연산 모듈과, 상기 연산 모듈에서 생성되는 데이터의 저장이나 이동을 위해 상기 데이터를 임시적으로 저장하는 레지스터 파일을 포함하는 모듈형 디지털 신호 프로세서 블록에 관한 것이다.
본 발명에 따르면, 종래의 DSP 구조가 범용 DSP로 설계되어서 어떠한 구조로 설계되던지 간에 다양한 인스트럭션 세트를 기반으로 동작하도록 구성됨으로써 시스템-온-칩(SoC)에 내장하는 경우 비효율적인 단점을 개선하여 DSP를 기능 블록으로 구분하고 인스트럭션 세트를 각 기능블록에 종속적인 마이크로코드 체계로 설계하여 각 기능블록이 독립적으로 운용될 수 있도록 설계하고 이러한 기능 블록을 기존의 DSP 데이터 버스 등에 연계하도록 구성함으로써 SoC 내장에 적합하고 프로세 서 전체의 성능을 효율적으로 향상시키며 소프트웨어/하드웨어 혼합 설계를 간편하게 한다.
마이크로코드, 마이크로프로그램, 모듈형 디지털 신호 처리 프로세서, 인스트럭션 세트, SoC, DSP