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公开(公告)号：KR100300758B1
公开(公告)日：2001-11-02
申请号：KR1019980707001
申请日：1997-03-05
Applicant: 파나소닉 주식회사
IPC: H01L21/60
Abstract: 반도체소자(1)에 형성된 돌기전극(4)의 높이가, 이 돌기전극(4)의 선단면과 회로기판(5)측의 전극단자(7)면과의 거리가 균일하게 되도록 소성변형됨으로서, 반도체소자와 회로기판과의 전기적 접속이 확실한 반도체장치를 제공한다. 또한, 반도체소자(1)를 회로기판(5)의 소정 위치에 배치한 후, 반도체소자(1)의 배면에서 가압하여 돌기전극(4)의 소성변형을 촉진하고, 돌기전극(4)의 높이를 적정하게 함으로서, 반도체소자(1)를 접속하는 상대측인 회로기판(5)상에 형성한 전극단자(7)면의 높이 칫수에 편차가 있어도 반도체소자(1)와 회로기판(5)과의 전기적 접속을 확실하게 행할 수 있는 반도체장치의 제조방법을 제공한다.
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公开(公告)号：KR1019970008446A
公开(公告)日：1997-02-24
申请号：KR1019960028350
申请日：1996-07-13
Applicant: 파나소닉 주식회사
Inventor： 벳쇼요시히로
Abstract: 본 발명은 반도체 장치의 회로기판을 용이하고 신뢰성 높게 접속할 수 있는 반도체장치의 전극구조 및 그 형성방법 및 반도체장치의 실장체 및 반도체장치에 관한 것으로, 본 발명은 IC기판(1)상에 알루미늄전극(2)을 형성하는 것이다. 또, IC기판(1)상에 알루미늄전극(2)의 주변부를 덮도록 하여 페시베이션막(5)을 형성하고, 알루미늄전극(2)상에 와이어본딩법으로 돌기전극(3)을 형성한다. 돌기전극(3) 주위에 노출된 알루미늄전극(2)표면에 알루미늄 산화막(4)을 형성하고, 반도체장치의 돌기전극(3) 선단부에 접합층으로서 도전성 접착제(8)를 전사법이나 인쇄법에 의해 도포한다. 반도체장치를 페이스 다운 상태에서 돌기전극(3)이 회로기판(6)의 단자전극(7)상에 당접하도록 위치맞춤을 행하고, 반도체 장치를 회로기판(14)에 적재한다. 이 상태에서 도전성 접착제(8)를 경화시키고, IC기판(1)과 회로기판(6)의 간극에 절연성수지(9)를 충전한다.
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公开(公告)号：KR1019960032670A
公开(公告)日：1996-09-17
申请号：KR1019960004276
申请日：1996-02-23
Applicant: 파나소닉 주식회사
IPC: H01L23/498
Abstract: 본 발명은 회로배선기판위에 반도체소자를 실장하는데 사용하는 칩캐리어와 그 제조방법과 그 실장방법에 관한 것으로서, BGA 및 LGA 등에 있어서, 칩캐리어(1)의 외부접속전극(4)과 회로배선기판(8)과의 사이에 수지층(5)을 형성함으로써, 외부접속전극(4)과 회로배선기판(8)의 열팽창계수의 차이에 의해서 외부접속전극부(4)에 크랙이 생기는 것을 막는다. 이에 의해 열충격시험의 신뢰성을 높인다. 절연성기판(20)의 표면(20a)에 반도체소자(3)의 전극(31)에 도통하는 접속배선(21)이 형성되고, 이면(20b)에 회로배선기판(8)의 접속전극(85)에 접속하는 외부접속전극(4)이 형성되고, 상기 외부접속전극(4)이 도체로 이루어진 땜납볼(2)을 가지고, 상기 외부접속전극(4)의 측면부에 수지층(5)이 형성되어 있는 것을 특징으로 하는 것이다.
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公开(公告)号：KR100557049B1
公开(公告)日：2006-03-03
申请号：KR1019990020610
申请日：1999-06-04
Applicant: 파나소닉 주식회사
IPC: H01L21/60
CPC classification number: H01L24/83 , H01L21/563 , H01L23/49827 , H01L23/49833 , H01L24/29 , H01L24/81 , H01L2224/16225 , H01L2224/29101 , H01L2224/2919 , H01L2224/29298 , H01L2224/32225 , H01L2224/73203 , H01L2224/73204 , H01L2224/81801 , H01L2224/8319 , H01L2224/838 , H01L2924/00011 , H01L2924/00013 , H01L2924/01005 , H01L2924/01006 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01078 , H01L2924/01079 , H01L2924/014 , H01L2924/0665 , H01L2924/0781 , H01L2924/12042 , H01L2924/15313 , H01L2924/181 , H01L2924/00 , H01L2224/29099 , H01L2224/29199 , H01L2224/29299 , H01L2224/2929
Abstract: A semiconductor device has (a) a semiconductor component; (b) a circuit substrate; (c) a base material which is placed between the semiconductor component and the circuit substrate; and (d) a conductive paste, which is filled into a hole formed in the base material, for electrically connecting between a terminal electrode of the semiconductor component and an internal connection electrode of the circuit substrate.
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Patent Agency Ranking
公开(公告)号：KR1020020005749A
公开(公告)日：2002-01-17
申请号：KR1020017014697
申请日：2001-03-14
Applicant: 파나소닉 주식회사
IPC: H01L23/50
Abstract: 배선 패턴(201)에 2 이상의 반도체 칩이나 탄성 표면파 소자 등의 전기 소자(203)를 실장하고, 전기 소자(203)를 열경화성 수지 조성물(204)로 봉지한다. 2 이상의 전기 소자(203)의 상면과 열경화성 수지 조성물(204)의 상면을 동시에 연마함으로써 대략 동일 면을 형성한다. 열경화성 수지 조성물(204)로 봉지한 상태로 연마하므로, 전기 소자(203)를 손상시키지 않고 박형화할 수 있다. 또, 연마액에 의한 전기 소자(203)나 배선 패턴(201)의 오염을 방지할 수 있다. 이상에 의해, 기계적 강도를 구비하면서 박형화하는 것이 가능한 전기 소자 내장 모듈이 얻어진다.
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公开(公告)号：KR100181615B1
公开(公告)日：1999-04-15
申请号：KR1019960001634
申请日：1996-01-25
Applicant: 파나소닉 주식회사
IPC: H01L21/60
CPC classification number: H01L23/293 , H01L21/563 , H01L24/12 , H01L24/29 , H01L24/83 , H01L2224/1134 , H01L2224/11822 , H01L2224/1308 , H01L2224/13144 , H01L2224/16225 , H01L2224/16227 , H01L2224/2919 , H01L2224/32225 , H01L2224/45144 , H01L2224/73203 , H01L2224/73204 , H01L2224/83102 , H01L2224/8319 , H01L2224/838 , H01L2224/92125 , H01L2224/92225 , H01L2924/00013 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01024 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01047 , H01L2924/01049 , H01L2924/01077 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/0132 , H01L2924/014 , H01L2924/0665 , H01L2924/0781 , H01L2924/07811 , H01L2924/15787 , H01L2924/351 , H01L2924/00014 , H01L2224/13099 , H01L2924/00
Abstract: An improved semiconductor unit package method is disclosed. This method is implemented by a semiconductor device having an electrode pad, a substrate having a terminal electrode, a bump electrode formed on the electrode pad, a conductive adhesion layer with flexibility, and an encapsulating layer formed by curing a composition the viscosity and thixotropy index of which are below 100 Pa . s and below 1.1, respectively. Such a composition essentially consists of (A) a resin binder that contains, for example, a polyepoxide, an acid anhydride, and a rheology modifier and (B) a filler. The rheology modifier is one capable of impeding interaction between a free acid contained in the acid anhydride and a polar group at the surface of the filler. An encapsulant with improved flowability is used, so that the encapsulant readily flows and spreads to fill a gap between the semiconductor device and the substrate with no air bubbles. This achieves semiconductor unit packages with high reliability and productivity.
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公开(公告)号：KR1019980081191A
公开(公告)日：1998-11-25
申请号：KR1019980012392
申请日：1998-04-08
Applicant: 파나소닉 주식회사
Abstract: 본 발명은 종래의 귀금속을 이용한 도전성 입자의 문제점을 고려하여 재료 가격이 낮고, 또 접속 신뢰성, 절연 신뢰성이 높은 도전성 페이스트 및 그 제조방법과 그것을 이용한 프린트 배선 기판을 제공하기 위한 것으로, 도전성 페이스트는 금속입자 표면이 두께 10nm 미만의 동일 금속의 착체(complex)로 피복되고, 상기 금속입자 상에 자연 산화막이 존재하지 않는 도전성 입자와 절연성 수지를 주성분으로 하는 바인더로 구성된다.
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公开(公告)号：KR1019990087563A
公开(公告)日：1999-12-27
申请号：KR1019980707001
申请日：1997-03-05
Applicant: 파나소닉 주식회사
IPC: H01L21/60
Abstract: 반도체소자(1)에 형성된 돌기전극(4)의 높이가, 이 돌기전극(4)의 선단면과 회로기판(5)측의 전극단자(7)면과의 거리가 균일하게 되도록 소성변형됨으로서, 반도체소자와 회로기판과의 전기적 접속이 확실한 반도체장치를 제공한다. 또한, 반도체소자(1)를 회로기판(5)의 소정 위치에 배치한 후, 반도체소자(1)의 배면에서 가압하여 돌기전극(4)의 소성변형을 촉진하고, 돌기전극(4)의 높이를 적정하게 함으로서, 반도체소자(1)를 접속하는 상대측인 회로기판(5)상에 형성한 전극단자(7)면의 높이 칫수에 편차가 있어도 반도체소자(1)와 회로기판(5)과의 전기적 접속을 확실하게 행할 수 있는 반도체장치의 제조방법을 제공한다.
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