公开(公告)号：KR100478229B1

公开(公告)日：2005-03-23

申请号：KR1020030034908

申请日：2003-05-30

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  김성일 ,  김춘근 ,  심선일

IPC: H01L21/768

Abstract: 본 발명은 강유전체 메모리 셀의 연결방법 및 그 연결방법에 의한 강유전체 메모리에 관한 것으로서, 특히 서로 간섭없이 원하는 메모리 셀에서만 읽기 및 쓰기 동작이 수행될 수 있도록 한 강유전체 메모리 셀의 연결방법 및 그 연결방법에 의한 강유전체 메모리에 관한 것이다. 이를 위해, 본 발명은 금속-강유전체-금속-절연체-실리콘 구조의 전계효과 트랜지스터의 상부전극 및 소스는 열로 연결하고, 하부전극 및 드레인은 행으로 연결하고, 상부전극이 연결된 열과, 하부전극 및 드레인이 연결된 행에, 쓰기 신호 및 읽기 신호를 공급하는 구동회로를 연결함으로써, 서로의 간섭없이 선택된 셀에서만 읽기 및 쓰기가 수행될 수 있도록 한다.

公开(公告)号：KR1020020011230A

公开(公告)日：2002-02-08

申请号：KR1020000044606

申请日：2000-08-01

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  김춘근 ,  김성일 ,  심선일

IPC: G11C16/00

CPC classification number: G11C11/22

Abstract: PURPOSE: A drive circuit of an NDRO-FRAM(nondestructive readout ferroelectric RAM) is provided to be capable of enabling read and write operations on a NDRO-FRAM. CONSTITUTION: A plurality of NDRO-FRAM cells(2aa-2an..2ma,2mn) comprise a drain, a bulk, a source and a gate and are arranged in rows and columns. Read word lines(30aa-30ma) are connected to drains of the NDRO-FRAM cells. Write word lines(30ab-30mb) are connected to bulks of the NDRO-FRAM cells. Read bit lines(31a-31n) are connected to the sources of the NDRO-FRAM cells. Write bit lines are connected to the gates of the NDRO-FRAM cells. Word line decoders(30a-30m) are connected to the read bit lines(31a-31n) or the write bit lines to generate read or write word signals. Data level transmission circuits(32a-32n) are connected to the read bit lines(31a-31n) to transmit the data levels of the NDRO-FRAM cells. A sense amp(33) is connected to the data level transmission circuits(32a-32n) to sense the data levels of the NDRO-FRAM cells. A write driver(34) is connected to the write bit lines to write bit signals.

Abstract translation: 目的：提供NDRO-FRAM（非破坏性读出铁电RAM）的驱动电路，以便能够对NDRO-FRAM进行读写操作。 构成：多个NDRO-FRAM单元（2aa-2an ... 2ma，2mn）包括漏极，体积，源极和栅极，并且以行和列排列。 读取字线（30aa-30ma）连接到NDRO-FRAM单元的下水道。 写字线（30ab-30mb）连接到NDRO-FRAM单元的批量。 读取位线（31a-31n）连接到NDRO-FRAM单元的源。 写位线连接到NDRO-FRAM单元的门。 字线解码器（30a-30m）连接到读位线（31a-31n）或写位线，以产生读或写字信号。 数据电平传输电路（32a-32n）连接到读位线（31a-31n）以传送NDRO-FRAM单元的数据电平。 感测放大器（33）连接到数据电平传输电路（32a-32n）以感测NDRO-FRAM单元的数据电平。 写入驱动器（34）连接到写入位线以写入位信号。

公开(公告)号：KR100543528B1

公开(公告)日：2006-01-31

申请号：KR1020030059188

申请日：2003-08-26

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  김성일 ,  김춘근 ,  심선일

IPC: H01L27/105

CPC classification number: H01L29/6684 ,  H01L21/2652 ,  H01L21/28291 ,  H01L29/66575

Abstract: 본 발명은 실리콘 기판과 강유전체층 사이에 식각 선택비가 높은 버퍼층을 삽입한 적층구조를 형성하고, 이 적층구조에서 소오스 및 드레인이 형성되는 부분에 대하여 식각을 수행하다가 버퍼층에서 식각을 정지시킴으로써 실리콘 기판의 손상없이 자기정렬 강유전체 게이트 트랜지스터를 제작하여 칩의 집적도를 높일 수 있는 식각 선택비가 큰 버퍼층을 이용한 자기정렬 강유전체 게이트 트랜지스터의 제조방법을 제공한다.

公开(公告)号：KR100365296B1

公开(公告)日：2002-12-18

申请号：KR1020000044606

申请日：2000-08-01

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  김춘근 ,  김성일 ,  심선일

IPC: G11C16/00

Abstract: 본 발명은 비파괴 판독형 비휘발성 강유전체 메모리(이하, NDRO-FRAM이라함) 구동 회로에 관한 것으로서, 특히 워드 선 디코더와 쓰기 드라이버를 구비함으로써 상기 NDRO-FRAM 상에 읽기 및 쓰기가 가능하게 하는 NDRO-FRAM 구동 회로에 관한 것이다.
본 발명의 상기 NDRO-FRAM 구동 회로는 드레인과, 벌크와, 소스 및 게이트를 구비하고 행렬로 배열된 NDRO-FRAM 셀과; 상기 열로 배열된 상기 NDRO-FRAM 셀의 드레인과 연결된 읽기 워드 선과; 상기 열로 배열된 상기 NDRO-FRAM 셀의 벌크와 연결된 쓰기 워드 선과; 상기 행으로 배열된 상기 NDRO-FRAM 셀의 소스와 연결된 읽기 비트 선과; 상기 행으로 배열된 상기 NDRO-FRAM 셀의 게이트와 연결된 쓰기 비트 선과; 상기 동일 열의 NDRO-FRAM 셀과 연결된 상기 읽기 워드 선과 상기 쓰기 워드 선과 연결되어 읽기 워드 신호 및 쓰기 워드 신호를 각각 생성시켜 전송하는 워드 선 디코더와; 상기 읽기 비트 선과 연결되어 상기 NDRO-FRAM 셀의 데이터 레벨을 전송하는 데이터 레벨 전송회로와; 상기 데이터 레벨 전송회로와 연결되어 상기 NDRO-FRAM 셀의 데이터 레벨을 감지하는 센스 앰프와; 상기 쓰기 비트 선과 연결되어 쓰기 비트 신호를 생성시켜 전송하는 쓰기 드라이버를 구비한다. 본 발명은 상기 NDRO-FRAM 셀에 데이터의 읽기 및 쓰기를 가능하게 하는 효과가 있다.

公开(公告)号：KR1020040103026A

公开(公告)日：2004-12-08

申请号：KR1020030034908

申请日：2003-05-30

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  김성일 ,  김춘근 ,  심선일

IPC: H01L21/768

Abstract: PURPOSE: A connecting method of a ferroelectric memory cell and a ferroelectric memory thereby are provided to perform a reading process and a writing process on a selected cell alone without interference between cells by connecting upper electrodes and sources of FETs(Field Effect Transistors) in columns and lower electrodes and drains of the FETs in rows using bit lines and word lines. CONSTITUTION: A ferroelectric memory cell array includes a plurality of ferroelectric memory cells. Each cell(1) includes a FET. The FET includes an upper electrode(2) and a lower electrode(3) of a gate with a metal-ferroelectric-metal-insulator-silicon structure, a source(4) and a drain(5). The upper electrode is connected to a write bit line(6) in column. The lower electrode is connected to a write word line(7) in row. The source is connected to a read bit line(9) in column. The drain is connected to a read word line(8) in row.

Abstract translation: 目的：提供强电介质存储单元和铁电存储器的连接方法，以通过将上电极和FET源（场效应晶体管）连接在列中来对单元进行读取处理和写入处理，而不会干扰单元之间的干扰 以及使用位线和字线的行中的FET的下电极和漏极。 构成：铁电存储单元阵列包括多个铁电存储单元。 每个单元（1）包括FET。 FET包括具有金属 - 铁电 - 金属 - 绝缘体 - 硅结构的栅极的上电极（2）和下电极（3），源极（4）和漏极（5）。 上电极连接到列中的写位线（6）。 下电极连接到行的写字线（7）。 源连接到列中的读取位线（9）。 漏极连接到行中的读取字线（8）。

公开(公告)号：KR1020050021095A

公开(公告)日：2005-03-07

申请号：KR1020030059188

申请日：2003-08-26

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  김성일 ,  김춘근 ,  심선일

IPC: H01L27/105

CPC classification number: H01L29/6684 ,  H01L21/2652 ,  H01L21/28291 ,  H01L29/66575

Abstract: PURPOSE: A method for fabricating a self-aligned ferroelectric gate transistor using a buffer layer with high etch selectivity is provided to increase integration of a self-aligned ferroelectric gate transistor while preventing a silicon substrate from being damaged by performing a dry etch process after a buffer layer with high etch selectivity is interposed between the silicon substrate and a ferroelectric layer. CONSTITUTION: A buffer layer(2) made of a material with high etch selectivity is formed on a silicon substrate(1). A ferroelectric layer and an upper electrode are formed on the buffer layer. The ferroelectric layer and the upper electrode except a portion corresponding to a gate(5) are etched. An etch process stops in the buffer layer. A source/drain is formed in a portion etched by an ion implantation process.

Abstract translation: 目的：提供使用具有高蚀刻选择性的缓冲层制造自对准铁电栅极晶体管的方法，以增加自对准铁电栅极晶体管的集成，同时防止硅衬底在经过干法蚀刻工艺之后被损坏 在硅衬底和铁电层之间插入具有高蚀刻选择性的缓冲层。 构成：在硅衬底（1）上形成由具有高蚀刻选择性的材料制成的缓冲层（2）。 在缓冲层上形成铁电体层和上部电极。 除了对应于栅极（5）的部分之外的铁电层和上电极被蚀刻。 蚀刻工艺在缓冲层中停止。 在通过离子注入工艺蚀刻的部分中形成源极/漏极。