Abstract:
본 개시는, 기판을 제공하는 단계, 기판 상에 제1 페로브스카이트 층을 형성하는 단계, 기판을 기체 상태의 금속 할라이드, 금속 산화물, 금속 황화물 중 어느 하나 또는 이들의 조합에 노출함으로써, 제1 페로브스카이트 층 상에 금속 층을 형성하는 단계, 및 금속 층 상에 할로겐 화합물을 공급하여, 금속 층에 포함된 금속 할라이드, 금속 산화물, 금속 황화물 중 어느 하나 또는 이들의 조합과 공급된 할로겐 화합물 간의 반응에 의해, 제2 페로브스카이트 층을 형성하는 단계를 포함하는, 복층 구조의 페로브스카이트를 제조하는 방법을 개시한다.
Abstract:
본 발명의 일 실시예에 따른 특정 파장의 광원을 이용하여 대상물의 표면을 평탄화하는 방법은, 메인 챔버 내부에 평탄화하고자 하는 대상물을 제공하는 단계; 상기 메인 챔버 내부에 식각용 가스를 주입하는 단계; 상기 특정 파장의 광원을 상기 대상물의 표면에 입사하는 단계; 및 상기 대상물의 온도를 제어하는 단계를 포함한다. 상기 방법에 의하면 종래의 CMP 공정에 의한 평탄화에서 발생하는 시료의 스크래치 또는 오염 등의 부작용을 최소화할 수 있고 공정 난이도가 낮아 평탄화 공정에 소요되는 비용 및 시간을 줄일 수 있다. 또한, 본 발명의 실시예에 따르면 나노미터(nm) 단위의 정교한 평탄화가 가능하며, 대면적의 표면뿐만 아니라 소자 측면의 평탄화도 동시에 수행 가능하므로, 평탄화 공정에 소요되는 비용 및 시간을 줄일 수 있다. 또한, 표면 거칠기를 개선하고 전기 전도도를 향상시킴으로써 LED 소자의 효율 증대 및 고출력화가 가능하다.
Abstract:
The present invention relates to an organic electroluminescent light emitting device using graphene oxide and a method of fabricating the same. Disclosed is the organic electroluminescent light emitting device and a method of fabricating the same, whereby at least one of a hole injection layer and an electron injection layer includes graphene oxide in the organic electroluminescent light emitting device having a positive electrode, the hole injection layer, a light emitting layer, the electron injection layer, and a negative electrode laminated on a substrate.
Abstract:
본 발명은 산소 플라즈마 급속 열처리를 이용한 강유전체 게이트 제조방법에 관한 것으로, 강유전체 내의 산소결핍을 막고, 강유전체와 실리콘 기판사이에 원하지 않는 실리콘 산화막이 두껍게 성장하는 것을 방지 하는 방법을 제공함으로써 강유전체 게이트산화막을 사용한 트랜지스터의 전기적특성을 현저히 개선시키는 효과를 가져올 수 있다. 본 발명에 따른 산소 플라즈마 열처리에 의하여 강유전체박막 내의 산소 및 휘발성재료가 700 - 800℃의 고온에서 휘발하여 결핍되는 현상을 막을 뿐만 아니라, 플라즈마 상태로 반응성이 높은 활성화된 산소를 오히려 강유전체 박막 내에 주입 할 수 있으므로 원활한 산소의 공급이 이루어져 600 - 700℃ 정도의 보다 낮은 온도에서 강유전체를 특성을 발현할 수 있는 우수한 화학 양론적 조성과 c축방향으로 배향된 결정성을 얻을 수 있다.
Abstract:
본 발명은 강유전체 메모리 셀의 연결방법 및 그 연결방법에 의한 강유전체 메모리에 관한 것으로서, 특히 서로 간섭없이 원하는 메모리 셀에서만 읽기 및 쓰기 동작이 수행될 수 있도록 한 강유전체 메모리 셀의 연결방법 및 그 연결방법에 의한 강유전체 메모리에 관한 것이다. 이를 위해, 본 발명은 금속-강유전체-금속-절연체-실리콘 구조의 전계효과 트랜지스터의 상부전극 및 소스는 열로 연결하고, 하부전극 및 드레인은 행으로 연결하고, 상부전극이 연결된 열과, 하부전극 및 드레인이 연결된 행에, 쓰기 신호 및 읽기 신호를 공급하는 구동회로를 연결함으로써, 서로의 간섭없이 선택된 셀에서만 읽기 및 쓰기가 수행될 수 있도록 한다.
Abstract:
PURPOSE: A write signal error protection circuit of a non destructive readout ferroelectric random access memory and a method for preventing the same are provided to effectively remove the write errors caused by a bitline charged by the write operation before the write operation by using the change of the address signal. CONSTITUTION: A write signal error protection circuit of a non destructive readout ferroelectric random access memory(NDRO-FRAM) includes a switch(30) for outputting a plurality of voltages by receiving an address signal, wherein each of the voltages has a different value each other, and a discharging nMOSFET(31) for discharging the electrical charges in the write bit line in response to the voltage.
Abstract:
PURPOSE: A drive circuit of an NDRO-FRAM(nondestructive readout ferroelectric RAM) is provided to be capable of enabling read and write operations on a NDRO-FRAM. CONSTITUTION: A plurality of NDRO-FRAM cells(2aa-2an..2ma,2mn) comprise a drain, a bulk, a source and a gate and are arranged in rows and columns. Read word lines(30aa-30ma) are connected to drains of the NDRO-FRAM cells. Write word lines(30ab-30mb) are connected to bulks of the NDRO-FRAM cells. Read bit lines(31a-31n) are connected to the sources of the NDRO-FRAM cells. Write bit lines are connected to the gates of the NDRO-FRAM cells. Word line decoders(30a-30m) are connected to the read bit lines(31a-31n) or the write bit lines to generate read or write word signals. Data level transmission circuits(32a-32n) are connected to the read bit lines(31a-31n) to transmit the data levels of the NDRO-FRAM cells. A sense amp(33) is connected to the data level transmission circuits(32a-32n) to sense the data levels of the NDRO-FRAM cells. A write driver(34) is connected to the write bit lines to write bit signals.
Abstract:
A method for manufacturing a graphene electronic element includes: a step of forming a graphene layer on a metal substrate; a step of forming a metal protection layer by depositing a first metal onto the graphene layer; a step of forming an imaging support layer on the metal protection layer; a step of removing the metal substrate from the graphene layer; a step of imaging a graphene imaging layer made up of the graphene layer, the metal protection layer, and the imaging support layer onto a target substrate; a step of exposing the metal protection layer by removing the imaging support layer; a step of forming an electrode by depositing a second metal onto the metal protection layer; and a step of forming a metal protection pattern only on the bottom of the electrode by removing only the exposed part of the metal protection layer. Therefore, the features of a graphene electronic element are enhanced as the surface of the graphene layer is protected. [Reference numerals] (AA) Start; (BB) End; (S11) Form a graphene layer on a metal substrate; (S13) Form a metal protection layer by depositing first metal onto the graphene layer; (S15) Form an imaging support layer on the metal protection layer; (S17) Remove the metal substrate from the graphene layer; (S31) Image a graphene imaging layer onto a target substrate; (S33) Expose the metal protection layer by removing the imaging support layer; (S35) Form an electrode by depositing second metal onto the metal protection layer; (S37) Form a metal protection pattern only on the bottom of the electrode by removing only the exposed part of the metal protection layer